意味的領域分割のための組み込みシステム向け疎な全畳み込みニューラルネットワークのFPGA実装の検討

• Item type: SIG Technical Reports(1)
• 公開日: 2019-01-23
• タイトル: 意味的領域分割のための組み込みシステム向け疎な全畳み込みニューラルネットワークのFPGA実装の検討
• タイトル / 言語: en
• タイトル: Filter-wise Pruning Approach to FPGA Implementation of Fully Convolutional Network for Semantic Segmentation
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 回路とシステム
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京工業大学工学院情報通信系
• 著者所属: 東京工業大学工学院情報通信系
• 著者所属: 東京工業大学工学院情報通信系
• 著者所属(英): en
• 著者所属(英): Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology,
• 著者所属(英): en
• 著者所属(英): Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology,
• 著者所属(英): en
• 著者所属(英): Department of Information and Communications Engineering, School of Engineering, Tokyo Institute of Technology,
• 著者名: 下田, 将之; 佐田, 悠生; 中原, 啓貴
• 著者名(英): Masayuki, Shimoda; Youki, Sada; Hiroki, Nakahara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では枝刈り手法を適応した意味的領域分割のための疎な全畳み込みニューラルネットワークの FPGA 実装を提案する．意味的領域分割とはピクセル単位にクラス識別を行うタスクのことであり，障害物や人を正確に認識する必要のある自動運転等への活用が期待されている．意味的領域分割のためのモデルの多くは，高い正解率を達成するために深い構造をとるものが多い．そのため，演算に必要な重みパラメータの数が大くなり，リソースの限られた組み込みシステム上では実現が困難となっている．この問題に対し，レイヤー毎に重みをソートして昇順に重みを刈るものや，閾値をあらかじめ決め閾値以下の重みを刈る手法が提案されている．しかし，それらの手法を適応したモデルを組み込みシステムへ実現する際に，フィルター毎に存在する重みの数が異なるため最も重みの数が多いフィルターに合わせた回路を作る必要がある．そのため，それ以外のフィルターは無駄な計算を行う必要があった．本研究では，ハードウェアにより適したフィルター毎にソートして決められた割合を昇順に刈る手法を提案する．加えて，それを適応した全畳み込みニューラルネットワークの FPGA 実装を評価した．ベンチマークには Camvid データセット，FPGA にはXilinx zcu102 評価ボードを用いた．その結果，リアルタイム処理要求 (30 FPS) を満たした．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper presents a hardware-aware sparse fully convolutional network (SFCN) for semantic segmentation on an FPGA. It is hard to implement the system on embedded systems since the number of weights for the SFCN is so large. Thus, embedded systems cannot store them using limited on-chip memory. To realize a balanced hardware with high speed and accuracy, we construct an AlexNet-based SFCN which has no skip connections and deconvolution layers to reduce the computation costs and the latency. Furthermore, we propose a filter-wise pruning technique that sorts the weights of each filter by their absolute values and prunes them by a preset percent filter-by-filter from a small order. It is more suitable for the hardware implementation since the number of computation of each filter becomes equal. We trained the AlexNet-based SFCN by using Camvid image dataset and implemented on Xilinx zcu102 evaluation board. The results show that the FPGA implementation achieves a real-time processing requirement.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2019-ARC-234, 号 5, p. 1-6, 発行日 2019-01-23
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会