@techreport{oai:ipsj.ixsq.nii.ac.jp:00194160,
 author = {佐々, 栄治郎 and 佐藤, 真平 and 高橋, 篤司 and Eijiro, Sassa and Shimpei, Sato and Atsushi, Takahashi},
 issue = {1},
 month = {Jan},
 note = {ディジタル集積回路において，クロックの同時分配を前提とせず，異なるクロック遅延を許容する一般同期方式は，クロックの同時分配を前提とする完全同期方式よりも小さなクロック周期で回路を動作させることが可能である．一般同期方式での最小クロック周期は必ずしも回路の最大遅延パスによって決定されないため，完全同期方式の下で論理合成された回路は一般同期方式に適しているとは限らない．したがって，一般同期方式の下で高性能な回路を得るための回路合成手法が求められている．本報告では，任意のクロックタイミングを設定可能であるとの前提のもと，一般同期方式でのクロック周期を定めるクリティカルサイクルに着目した，最小クロック周期削減を実現する回路遅延最適化手法を提案する．提案手法は，クリティカルサイクル上のパスに対して最大遅延を削減，最小遅延を増加させるような遅延最適化を，市販の論理合成ツールにより構成できる．本手法をベンチマーク回路に適用し得られたネットリストを，完全同期方式を前提とした論理合成結果と比較し評価することで，一般同期方式での最小クロック周期削減に有効であることを示す．, In the digital integrated circuits, a circuit under the general-synchronous framework where zero clock skew is not assumed is expected to achieve a better performance compared with a circuit under the complete-synchronous framework where zero clock skew is assumed. The minimum clock period under general-synchronous framework is not bounded by a maximum delay path but by the delay paths on a critical cycle. It is crucial to synthesize a circuit under the general synchronous framework in order to obtain a better circuit efficiently. In this paper, we propose a circuit synthesis method to obtain a better circuit in general-synchronous framework under the assumption that any clock scheduling can be realized. The proposed method can be easily implemented by a commercial tool. The validity of our proposed method is shown by comparing to the method under complete-synchronous framework.},
 title = {一般同期性能を向上させる遅延最適化に関する検討},
 year = {2019}
}