誘導結合型三次元積層マルチコアプロセッサにおけるキャッシュ間通信手法の検討

• Item type: SIG Technical Reports(1)
• 公開日: 2015-01-22
• タイトル: 誘導結合型三次元積層マルチコアプロセッサにおけるキャッシュ間通信手法の検討
• タイトル / 言語: en
• タイトル: A Cache to Cache Communication Strategy for Wireless 3D Multi-Core Processors
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: リアルタイム処理
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属: 慶應義塾大学理工学部
• 著者所属: 早稲田大学基幹理工学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属(英): en
• 著者所属(英): Department of Information System Fundamentals, The University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Department of Information and Computer Science, Keio University
• 著者所属(英): en
• 著者所属(英): School of Fundamental Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Information System Fundamentals, The University of Electro-Communications
• 著者名: 松村, 正隆; 近藤, 正章; 松谷, 宏紀; 和田, 康孝; 本多, 弘樹
• 著者名(英): Masataka, Matsumura; Masaaki, Kondo; Hiroki, Matsutani; Yasutaka, Wada; Hiroki, Honda
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，半導体技術の進歩により Network-on-Chip(NoC） の三次元化が可能となった．特に積層したチップ間をコイルによってワイヤレスに接続する誘導結合型三次元積層 （ThruChip Interface：以下 TCI） は，三次元積層技術の主流である Through-Silicon Via(TSV） と比較して低コストで高い柔軟性を持つために注目されている．また，TCI は通信経路上にチップの集積回路等があっても通信が可能なため，チップのどこにでも配置が可能という大きな特徴がある．本稿では TCI の特徴を生かし，垂直方向の通信をルータのみに限らず，キャッシュ間でも行う通信手法を検討する．キャッシュ面積はルータに比して大きく，その分伝送用コイル数を多く敷設できるために高速な通信が可能となる．この手法を実装した三次元 NoC をシミュレータにより評価し，性能について従来の三次元 NoC と比較した．その結果，従来の三次元 NoC に対して実行時間を平均 5.6％短縮できることがわかった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The inductive-coupling 3D chip stacking technique has several advantages over TSV-based 3D stacking. For example, its manufacturing cost is less expensive than TSV-based stacking. Moreover, inductive coupling coils can be placed on top of logic gates. Making good use of this feature, we investigate a cache to cache communication mechanism to improve manycore processor performance. We evaluate the proposed mechanism with a manycore simulator and results reveal that it improves performance by 5.6% on average compared to a conventional router-based 3D stacked manycore processor.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2015-SLDM-169, 号 43, p. 1-6, 発行日 2015-01-22
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会