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  1. 研究報告
  2. システム・アーキテクチャ(ARC)
  3. 2018
  4. 2018-ARC-229

ネットワーク接続FPGAのためのシリアライゼーションプロトコル高性能化

https://ipsj.ixsq.nii.ac.jp/records/185133
https://ipsj.ixsq.nii.ac.jp/records/185133
bab88900-d9fb-45c6-bc64-191517a7aace
名前 / ファイル ライセンス アクション
IPSJ-ARC18229024.pdf IPSJ-ARC18229024.pdf (1.4 MB)
Copyright (c) 2018 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
ARC:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2018-01-11
タイトル
タイトル ネットワーク接続FPGAのためのシリアライゼーションプロトコル高性能化
タイトル
言語 en
タイトル Accelerating Serialization Protocols for Network-Attached FPGAs
言語
言語 jpn
キーワード
主題Scheme Other
主題 FPGAシステム
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
慶應義塾大学理工学部
著者所属
慶應義塾大学大学院理工学研究科
著者所属
慶應義塾大学大学院理工学研究科
著者所属
慶應義塾大学大学院理工学研究科
著者所属
慶應義塾大学理工学部/慶應義塾大学大学院理工学研究科
著者所属(英)
en
Faculty of Science and Technology, Keio University
著者所属(英)
en
Graduate School of Science and Technology, Keio University
著者所属(英)
en
Graduate School of Science and Technology, Keio University
著者所属(英)
en
Graduate School of Science and Technology, Keio University
著者所属(英)
en
Faculty of Science and Technology, Keio University / Graduate School of Science and Technology, Keio University
著者名 岩田, 拓真

× 岩田, 拓真

岩田, 拓真

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三塚, 皐矢

× 三塚, 皐矢

三塚, 皐矢

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中村, 幸平

× 中村, 幸平

中村, 幸平

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徳差, 雄太

× 徳差, 雄太

徳差, 雄太

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松谷, 宏紀

× 松谷, 宏紀

松谷, 宏紀

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著者名(英) Takuma, Iwata

× Takuma, Iwata

en Takuma, Iwata

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Koya, Mitsuzuka

× Koya, Mitsuzuka

en Koya, Mitsuzuka

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Kohei, Nakamura

× Kohei, Nakamura

en Kohei, Nakamura

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Yuta, Tokusashi

× Yuta, Tokusashi

en Yuta, Tokusashi

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Hiroki, Matsutani

× Hiroki, Matsutani

en Hiroki, Matsutani

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論文抄録
内容記述タイプ Other
内容記述 近年,データセンタにおいて増え続けるデータ量と消費電力への対策として,計算負荷の高い処理を FPGA のようなアクセラレータにオフロードするシステムが増えている.FPGA のようなアクセラレータは,一般的に,ホスト CPU とは PCIe を介して接続されるため,複数サーバ間で分散処理を行う場合にホスト CPU を介したサーバ間通信が性能のボトルネックになり得る.そこで,FPGA をネットワークスイッチに直接接続し,ホストを経由せずに複数 FPGA 間で分散処理を行うシステムが登場している.元来,複数サーバ間のデータの通信では,送信データのシリアライゼーション,および,受信データのデシリアライゼーションが行われるが,このようなネットワーク接続 FPGA においては,シリアライゼーションおよびデシリアライゼーションを FPGA 内で行う必要がある.本論文では,10 GbE (10 Gbit Ethernet) ネットワークに直接接続した FPGA を対象に,分散処理で広く使用されている Protocol Buffers および BSON に基づいたシリアライズおよびデシリアライズ機構を設計,実装した.また,高位合成によって作られた任意のアプリケーションロジックをこれらのシリアライズおよびデシリアライズ機構に接続するためのフローを構築した.評価では,これらのシリアライズおよびデシリアライズ機構の性能はソフトウェアよりも最大 45.6 倍改善できることを示し,さらに,ネットワーク接続 FPGA 同士がこれらのシリアライゼーションプロトコルを用いてデータ通信できることを実機で確認した.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN10096105
書誌情報 研究報告システム・アーキテクチャ(ARC)

巻 2018-ARC-229, 号 24, p. 1-6, 発行日 2018-01-11
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8574
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 03:04:29.634487
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