VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構

• Item type: Trans(1)
• 公開日: 2005-01-15
• タイトル: VT-CMOSキャッシュの性能低下をアドレス予測を用いて低減する先行起動機構
• タイトル / 言語: en
• タイトル: A Preactivating Mechanism for Suppressing the Performance Degradation in a VT-CMOS Cache Using Address Prediction
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: キャッシュ機構
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属: 名古屋大学大学院工学研究科 ☆ 現在，日本電気株式会社
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University,Presently with NEC Corporation
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者名: 小林, 良太郎; 藤岡, 涼; 安藤, 秀樹; 島田, 俊夫
• 著者名(英): Ryotaro, Kobayashi; Ryo, Fujioka; Hideki, Ando; Toshio, Shimada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，CMOS 回路の低電圧化が進むにつれて，従来は無視できるほど小さかったリーク電流が急速に増大している．本論文ではキャッシュをVT-CMOS で構成し，電力制御をセット単位で行うDLC（Dynamic Leakage Cut-off）と呼ばれる手法において，性能低下を抑制する方式を提案する．DLCは，リーク電流を大幅に削減できるが，選択されたセットを動作状態に活性化するために大きな遅延を生じ，その結果性能低下を引き起こす．これに対し本方式は，アドレス予測により，参照されるセットを予測し，参照前に活性化を行うことで遅延を隠蔽し，性能低下を緩和する．SPEC2000 ベンチマークを用いて性能を測定したところ，32KB，2-way 構成において従来のDLC キャッシュでは平均で，SPECint2000 では17.2%，SPECfp2000 では5.8%の性能低下を引き起こしていたが，我々の機構を使うことによりそれぞれ，8.9%，1.1%にまで抑制することができた．また，静的消費電力はDLC キャッシュと比べるとわずかに増加するものの，依然としてDLC を用いない通常のキャッシュが消費する電力の1%にまで削減することができる．先行起動機構の動的消費電力によって全消費電力が増加するが，我々の機構は，通常のキャッシュが消費する全消費電力に対し，全消費電力を70 nm プロセスでは23.7%，35 nm プロセスでは6.9%にまで抑制することができる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As the supply voltage of CMOS circuits goes low, the leakage current, which has been negligibly small, rapidly increases. This paper proposes a mechanism that suppresses performance degradation when the dynamic leakage cut-off (DLC) scheme, which controls power consumption by the set, is adopted to a VT-CMOS cache. Although the DLC significantly reduces leakage current, it causes a long delay to activate circuits in the selected set, leading performance degradation. Our mechanism predicts a reference set with address prediction and activates the set in advance. As a result, the delay is hidden and performance degradation is alleviated. Our results show that, in a 2-way, 32KB cache, our mechanism can suppress performance loss to 8.9% and 1.1% on average for SPECint2000 benchmark and SPECfp2000 benchmark, respectively, while the conventional DLC cache degrades performance by 17.2% and 5.8%, respectively. The results also show that our mechanism slightly increases the leakage power over the DLC cache, but can still reduce the static power to approximately 1% of that of the usual non-DLC cache. While the dynamic power of our mechanism increases the total power, our mechanism can reduce the total power to approximately 23.7% and 6.9% of the usual non-DLC cache in 70 nm and 35 nm process technology, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 46, 号 SIG3(ACS8), p. 92-106, 発行日 2005-01-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会