複数FPGAを用いたスパイキングニューラルネットワークシミュレーションの高速化

• Item type: SIG Technical Reports(1)
• 公開日: 2017-10-30
• タイトル: 複数FPGAを用いたスパイキングニューラルネットワークシミュレーションの高速化
• タイトル / 言語: en
• タイトル: Spiking Neural Network Simulation Accelerator Using Multiple FPGA Chips
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: LSI設計技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻
• 著者所属: ルネサスエレクトロニクス(株)
• 著者所属: 東京大学生産技術研究所
• 著者所属: 東京大学大規模集積システム設計教育研究センター
• 著者所属(英): en
• 著者所属(英): Department of Electrical Engineering, The university of Tokyo
• 著者所属(英): en
• 著者所属(英): Renesas Electronics Corporation
• 著者所属(英): en
• 著者所属(英): Institute of Industrial Science, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): VLSI Design and Education Center, The University of Tokyo
• 著者名: 岡本, 朋大; 川尾, 太郎; 河野, 崇; 藤田, 昌宏
• 著者名(英): Tomohiro, Okamoto; Taro, Kawao; Takashi, Kohno; Masahiro, Fujita
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，深層学習をはじめとして CPU の計算量が増大しており，並列計算能力や消費電力の面で優れた FPGA がアクセラレータとして用いられることがある．先行研究では，DSSN という人間の脳の活動を数学的に表した複雑なネットワークのモデルを取り上げ，1 つの FPGA に実装することによって 768 個のニューロンについてシミュレーションを行うことができた．しかし 1 つの FPGA ではチップ上の記憶容量が不十分であるため，複数の FPGA を用いることでさらに多くのニューロンを実装することを目指す．その際，ボトルネックとなるのが FPGA 間の通信遅延である．この研究では通信量を減らすために，リング状に FPGA を接続し，各 FPGA に計算分割を行う手法を提案する．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2017-EMB-46, 号 30, p. 1-6, 発行日 2017-10-30
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-868X
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会