コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法

• Item type: SIG Technical Reports(1)
• 公開日: 2017-10-30
• タイトル: コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法
• タイトル / 言語: en
• タイトル: A Test Register Assignment Method to Reduce the Number of Test Patterns at Register Transfer Level Using Controller Augmentation
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 日本大学大学院生産工学研究科
• 著者所属: 日本大学生産工学部
• 著者所属: 日本大学生産工学部
• 著者所属: 京都産業大学コンピュータ理工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): College of Industrial Technology, Nihon University
• 著者所属(英): en
• 著者所属(英): Faculty of Computer Science and Engineering, Kyoto Sangyo University
• 著者名: 武田, 俊; 細川, 利典; 山崎, 紘史; 吉村, 正義
• 著者名(英): Shun, Takeda; Toshinori, Hosokawa; Hiroshi, Yamazaki; Masayoshi, Yoshimura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，VLSI のテストコスト増大に伴い，DFT 設計を用いたテストパターン数削減手法が重要視されている．特に，VLSI の設計フローとの適合性と DFT 適用箇所の探索時間の削減のために，レジスタ転送レベルでの DFT 法が要求されている．本論文ではスキヤンテストにおいて，可能な限り少数個のテストパターンでハードウェア要素の並列テストを可能にするための，レジスタ転送レベルテスト容易化設計法を提案する．提案手法はコントローラ拡大を用いて効率的なハードウェア要素の並列テストを可能とすることで，テスト圧縮の効率を高める．高位レベルのベンチマーク回路の実験結果は平均 7.12% の面積オーバーヘッドでテストパターン数を平均 33.47% 削減したことを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, it is very important to reduce the number of test patterns by using design-for-testability (DFT) with the increase in test costs for very large scale integrated circuits (VLSI). Especially DFT methods to reduce the number of test patterns at register transfer level (RTL) are required for the adaptability of traditional VLSI design flows and the reduction of time to search DFT locations. In this paper, we propose a DFT method at RTL to enable hardware elements to be concurrently tested with as small number of test patterns as possible in scan testing. The proposed method enhances the effectiveness of test compaction by enable efficient concurrent testing for hardware elements based on controller augmentation. Experimental results on high-level benchmark circuits show that our proposed method reduced the number of test patterns by 33.47% with 7.12 % area overhead on average.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2017-EMB-46, 号 12, p. 1-6, 発行日 2017-10-30
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-868X
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会