@techreport{oai:ipsj.ixsq.nii.ac.jp:00183962,
 author = {松本, 大輝 and 柳澤, 政生 and 木村, 晋二 and Daiki, Matsumoto and Masao, Yanagisawa and Shinji, Kimura},
 issue = {21},
 month = {Oct},
 note = {近年の FPGA やポスト CMOS デバイスでは，3 入力の多数決演算を効率よく実現でき，3 入力の多数決演算に基づく回路構成法が盛んに研究されている．これまで加算器等で素子削減が報告されていたが，具体的な構成法は示されていなかった．ここでは，プレフィックスグラフで表された加算回路を多数決演算でシステマティックに実現する手法と，桁上げ生成の性質を用いた多数決素子数削減手法を示している．提案削減手法で，プレフィックスグラフをシステマティックに実現する場合と比較して素子数および電力遅延積の削減を達成した．, In recent FPGAs and post CMOS devices, three-input majority operation can be efficiently realized and circuit configuration methods based on three-input majority operation are widely studied. Element reduction has been reported on adders and so on, but the precise construction method has not been shown. This manuscript shows a method of systematically realizing parallel prefix adders using majority operations and a method of reducing majority operations using the property of carry propagation. By the proposed reduction method, we achieved reduction of the number of majority operations and the power delay product as compared with the systematic realization of parallel prefix adders.},
 title = {多数決関数を用いた並列プレフィックス加算器の実現と最適化},
 year = {2017}
}