SMTプロセッサにおけるスレッドスケジューラの開発

• Item type: Trans(1)
• 公開日: 2005-08-15
• タイトル: SMTプロセッサにおけるスレッドスケジューラの開発
• タイトル / 言語: en
• タイトル: Development of a Thread Scheduler for SMT Processor Architecture
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: マルチスレッド
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 東京農工大学大学院工学教育部
• 著者所属: 東京農工大学大学院工学教育部
• 著者所属: 東京農工大学大学院工学教育部
• 著者所属: 東京農工大学大学院工学教育部 現在，ソニー株式会社
• 著者所属: 東京農工大学大学院工学教育部 現在，株式会社東芝
• 著者所属: 東京農工大学大学院工学教育部
• 著者所属: 東京農工大学大学院工学教育部
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology,Presently with Sony Corporation
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology,Presently with TOSHIBA CORPORATION
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Technology Tokyo University of Agriculture and Technology
• 著者名: 内倉, 要; 笹田, 耕一; 佐藤未来子; 加藤義人; 大和, 仁典; 中條拓伯; 並木, 美太郎
• 著者名(英): Kaname, Uchikura; Koichi, Sasada; Mikiko, Sato; Norito, Kato; Masanori, Yamato; Hironori, Nakajo; Mitaro, Namiki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: SMT（Simultaneous MultiThreading）アーキテクチャプロセッサは，複数のスレッドを並列実行することによりプロセッサ性能の向上を目指している．ところが，キャッシュメモリを共有しているため，キャッシュミスが増加し，性能が低下する．そこで，本論文では，スレッド相性の概念を提案し，スレッド相性によるスレッドスケジューラを開発した．個々のスレッド間の実行性能を監視し，それに応じてより良いスケジューリングを施すことで，性能向上を試みた．さらに，キャッシュヒット率の低下に対して，適した実行スレッド数を決める方式も同時に開発した．評価の結果，SPLASH-2ベンチマークのRADIX ソートプログラムが，スレッドスケジューラによって最大1.96 倍の速度向上を達成した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: An SMT (Simultaneous MultiThreading) architecture processor aims to progress processor performance by executing parallel threads. However, the increasing cache misses caused by sharing the cache memory bring performance degradation. In this paper, we have developed a thread scheduler based on a concept of thread affinity. Our proposed system observes performance of concerning threads with common cache and reschedules them. In addition, we have developed a strategy to choose the suitable thread number according to decreasing cache hit ratio. As experimental results, the system with our developed thread scheduler performs up to 1.96 times higher with benchmark programs of RADIX sort in SPLASH-2.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 46, 号 SIG12(ACS11), p. 150-160, 発行日 2005-08-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会