@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00183284,
 author = {山田, 晃大 and 丸岡, 晴喜 and 古田, 潤 and 小林, 和淑 and Kodai, Yamada and Haruki, Maruoka and Jun, Furuta and Kazutoshi, Kobayashi},
 book = {DAシンポジウム2017論文集},
 month = {Aug},
 note = {集積回路素子の微細化に伴いソフトエラーによる集積回路の信頼性低下が問題となっている．本研究では，65 nm FDSOI (Fully Depleted Silicon on Insulator) プロセスにおける PMOS パストランジスタを用いた非多重化耐ソフトエラー FF (Flip-Flop) を 2 種類提案する．TCAD シミュレーションを用いて，提案FFの臨界 LET (Linear Energy Transfer) が 20 MeV-cm2/mg 以上であることを確認し，提案 FF を搭載したチップを試作した．提案 FF は既存の非多重化耐ソフトエラーFFである Stacked FF に比べて遅延時間が約 20 %，消費電力が約 50 % 削減できた．電源電圧 0.8 V において，両提案FFはどちらも Stacked FF と比べて中性子線起因のソフトエラー率を 1/7 以下に低減できることが判明した．この結果から，地上で利用する高信頼性 FF では NMOS トランジスタで起きるソフトエラー対策を施すことで高いソフトエラー耐性を得ることを明らかにした．, According to the Moore's law, LSIs are miniaturized and the reliability of LSIs is degraded. In this paper, we propose two radiation-hardened Flip-Flops (FFs) with small dynamic power and short delay overheads in a 65 nm Fully Depleted Silicon on Insulator (FDSOI) process using PMOS pass-transistors. We evaluated the radiation hardness of the proposed FFs by TCAD simulations and confirmed that their threshold LET values are higher than 20 MeV-cm2/mg. The Proposed FFs have about 20% shorter delay and about 50% smaller dynamic power overheads than the conventional Stacked FF. We measured their soft-error reliance by neutron irradiation. Experimental results show that Soft Error Rates (SERs) of the proposed FFs are less than 1/7 smaller than the Stacked FF at VDD=0.8 V. In addition, it is clear that semiconductor chips in the terrestrial region can obtain high reliability using only radiation-hardened techniques to suppress soft errors from NMOS transistors.},
 pages = {192--197},
 publisher = {情報処理学会},
 title = {PMOSパストランジスタを用いた非多重化耐ソフトエラーFFの提案及び評価},
 volume = {2017},
 year = {2017}
}