@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00183283,
 author = {二関, 森人 and 細川, 利典 and 吉村, 正義 and 山崎, 紘史 and 新井, 雅之 and 四柳, 浩之 and 橋爪, 正樹 and Morito, Niseki and Toshinori, Hosokawa and Masayoshi, Yoshimura and Hiroshi, Yamazaki and Masayuki, Arai and Hiroyuki, Yotsuyanagi and Masaki, Hashizume},
 book = {DAシンポジウム2017論文集},
 month = {Aug},
 note = {テストコストの削減やセキュリティ向上のため，スキャン設計を用いない非スキャン設計ベースのテストの要望がある．しかしながら，順序回路のテスト生成では，高い故障検出効率を得るために多大なテスト生成時間を要する．特にテスト不能故障判定時間が支配的である．そのため，テスト生成の前処理で，テスト不能故障を判定することが重要である．本論文では，SAT を用いて数個のフリップフロップ組合せの状態が到達不能状態か否かを判定し，その到達不能状態を用いたテスト不能故障判定法を提案する．また，既存の順序回路のテスト不能故障判定法と提案手法を組み合わせて，ISCAS' 89 及び ITC' 99 ベンチマーク回路においてテスト不能故障を判定し，評価する．, Non-scan based test generation is required for the purpose of resolving reduction of test cost and improvement of security. However, in the test generation of the sequential circuit, it consumes a lot of test generation time to obtain high fault efficiency. Especially, untestable fault identification time is dominant. Therefore, it is important to identify untestable faults in the pre-processing of the test generation. In this paper, an unreachable state identification method, which identifies whether states on a few flip-flops can be justified using SAT, and an untestable fault identification method using the unreachable states are proposed. Moreover, untestable faults are identified by applying the combination of conventional methods and our proposed method to ISCAS' 89 and ITC' 99 benchmark circuits, and the number of untestable faults is evaluated.},
 pages = {186--191},
 publisher = {情報処理学会},
 title = {フリップフロップ組合せの状態正当化による到達不能状態を用いた順序回路のテスト不能故障判定法},
 volume = {2017},
 year = {2017}
}