TSV検査のためのTDC組込み型バウンダリスキャン制御回路の設計

• Item type: Symposium(1)
• 公開日: 2017-08-23
• タイトル: TSV検査のためのTDC組込み型バウンダリスキャン制御回路の設計
• タイトル / 言語: en
• タイトル: Design of a Control Circuit for Testing TSVs Using Boundary Scan Circuit with Embedded TDC
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: テスト
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 徳島大学大学院先端技術科学教育部システム創生工学専攻電気電子創生工学コース
• 著者所属: 徳島大学大学院先端技術科学教育部システム創生工学専攻電気電子創生工学コース
• 著者所属: 徳島大学大学院先端技術科学教育部システム創生工学専攻電気電子創生工学コース
• 著者名: 河口, 巧; 四柳, 浩之; 橋爪, 正樹
• 著者名(英): Takumi, Kawaguchi; Hiroyuki, Yotsuyanagi; Masaki, Hashizume
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 3 次元積層 IC (3DIC) のダイ間配線に使用される TSV (Through Silicon Via) は製造工程が複雑であり従来の論理値検査では検査不可能な微小遅延故障を引き起こすことがある．そこで，バウンダリスキャンに TDC (Time - to - Digial converter) を組込んだ TDC 組込み型バウンダリスキャン (TDCBS) を 3DIC に適用し，TSV の微小遅延故障検査を行う手法が提案され，研究が行われてきた．しかし，TSV の検査モードや，TSV 検査のために 2 種類の TDCBS セルが必要であった．本稿では，TSV 検査専用セルやモードを追加せず TSV の遅延故障検査を行うための制御回路の設計とシミュレーションによる動作検証を行う．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: TSVs (Through Silicon Via) in 3DIC (3D - stacked IC) may cause small delay fault because the manufacturing process of TSVs in 3DIC is complicated. The fault of TSVs may not be detected by using conventional logic testing methods. So we have proposed a DFT (Design For Testability) method for TSVs using Boundary Scan circuit with embedded TDC (TDCBS). However, the previous method requires to add the new mode to boundary scan and modified TDCBS cells for testing TSVs. In this paper, we design a control circuit for delay test of TSVs without adding a new mode and modifying the cells. And we verify the operation of the control circuit by simulation.
• 書誌情報: DAシンポジウム2017論文集; 巻 2017, p. 15-20, 発行日 2017-08-23
• 出版者 / 言語: ja
• 出版者: 情報処理学会