タイミング違反を許容する省電力加算器における違反検出回路の高速化

• Item type: Trans(1)
• 公開日: 2006-11-15
• タイトル: タイミング違反を許容する省電力加算器における違反検出回路の高速化
• タイトル / 言語: en
• タイトル: A Fast Fault Detection Circuit for Low-power Adders with Timing Error Tolerance
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 省電力方式
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 奈良先端科学技術大学院大学
• 著者所属: 日立超LSIシステムズ
• 著者所属: 九州工業大学
• 著者所属: 九州大学
• 著者所属(英): en
• 著者所属(英): Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Hitachi ULSI Systems Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Kyushu Institute of Technology
• 著者所属(英): en
• 著者所属(英): Kyushu University
• 著者名: 山原, 幹雄; 美馬, 和大; 千代延, 昭宏; 佐藤寿倫
• 著者名(英): Mikio, Yamahara; Kazuhiro, Mima; Akihiro, Chiyonobu; Toshinori, Sato
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 半導体技術がディープサブミクロンの領域に突入するに従って，近い将来，最悪ケースを考慮していたのではLSIの設計が不可能になると予測されている．ディープサブミクロン領域ではノイズや製造ばらつきが増大し，電源電圧の低下が要求される．このような状況では最悪ケースを考慮するための設計マージンを十分に確保できない．したがって，最悪ケースではなく典型的なケースを考慮した設計手法への転換が必要である．建設的タイミング違反（constructive timing violation: CTV）方式は，そのような転換を実現する設計手法の1つである．設計者は稀にしか現れない最悪ケースに悩まされることなく，典型的なケースでの最適化に注力できる．我々はこれまで，CTVの考えに基づいたALUを2種類提案した．残念ながらいずれのALUも，回路規模や動作速度の点で改善が必要だった．本稿ではタイミング違反の検出回路に加算比較器を応用することで従来の問題点を解決する．Verilog-HDLを用いて桁上げ選択加算器を設計し，論理合成と論理シミュレーションによる評価の結果，エネルギー利用効率をおおいに改善できることが確認できている．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In the deep submicron (DSM) semiconductor technologies, a conservative approach called ``worst-case design'' will not work very soon. The DSM increases noise and process variations and requires supply voltage reduction, and thus reduces design margins that worst-case design methodologies require. We have to design microprocessors by considering typical case rather than worst case. The Constructive Timing Violation (CTV) paradigm is such a design methodology, where designers are focusing on typical cases rather than worrying about very rare worst cases. We have designed two types of ALUs that utilize the CTV, each of which has its own problems in size and in speed. In order to solve the problems, in this paper, we propose to utilize an adder-comparator as the fault detection circuit. Using Verilog-HDL, we implement a carry select adder that utilizes the CTV, and evaluate it on logic simulations after logic synthesis with delay information. It is observed that substaintial improvement in energy efficiency is achieved.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 47, 号 SIG18(ACS16), p. 65-79, 発行日 2006-11-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会