WEKO3
アイテム
Intel Xeon Phiにおける主記憶遅延増加の影響評価
https://ipsj.ixsq.nii.ac.jp/records/182773
https://ipsj.ixsq.nii.ac.jp/records/1827733553d2aa-aa6d-4ddc-a9df-dcabae3e66d5
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-HPC17160012.pdf (1.3 MB)
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Copyright (c) 2017 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2017-07-19 | |||||||||
| タイトル | ||||||||||
| タイトル | Intel Xeon Phiにおける主記憶遅延増加の影響評価 | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| キーワード | ||||||||||
| 主題Scheme | Other | |||||||||
| 主題 | システム評価 | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||||
| 資源タイプ | technical report | |||||||||
| 著者所属 | ||||||||||
| 東京工業大学 | ||||||||||
| 著者所属 | ||||||||||
| 東京工業大学 | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Tokyo Institute of Technology | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Tokyo Institute of Technology | ||||||||||
| 著者名 |
田邊, 昇
× 田邊, 昇
× 遠藤, 敏夫
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| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 米国の次世代スーパーコンピュータ Aurora には DIMM 型の 3D Xpoint を主記憶にした次世代 Intel Xeon Phi が利用されることがアナウンスされている．その類似環境は次世代 HPC インフラとして有望な候補となる．3D Xpoint は DRAM より大容量である一方で遅延が大きく，耐久性の制約から DRAM キャッシュとの併用が必須である．現世代の Xeon Phi はオンパッケージ DRAM をキャッシュに設定可能だが，対応する stall 関連の性能カウンタが無いため既存の遅延変動ツールを移植することが困難である．本研究では，そのような制約を有する Intel Xeon Phi の主記憶の遅延増加に伴う処理性能への影響の予測手法を提案し，多様なアプリケーションによって評価を行なう． | |||||||||
| 書誌レコードID | ||||||||||
| 収録物識別子タイプ | NCID | |||||||||
| 収録物識別子 | AN10463942 | |||||||||
| 書誌情報 |
研究報告ハイパフォーマンスコンピューティング（HPC） 巻 2017-HPC-160, 号 12, p. 1-8, 発行日 2017-07-19 |
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| ISSN | ||||||||||
| 収録物識別子タイプ | ISSN | |||||||||
| 収録物識別子 | 2188-8841 | |||||||||
| Notice | ||||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||||
| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
