小容量 RAM を用いたオペランド・バイパスの複雑さの低減手法

• Item type: Trans(1)
• 公開日: 2007-08-15
• タイトル: 小容量 RAM を用いたオペランド・バイパスの複雑さの低減手法
• タイトル / 言語: en
• タイトル: Low-complexity Operand Bypass Using Small RAM
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 京都大学
• 著者所属: 東京大学
• 著者所属: 科学技術振興機構
• 著者所属: 東京大学
• 著者所属: 京都大学
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): The University of Tokyo
• 著者所属(英): en
• 著者所属(英): JST
• 著者所属(英): en
• 著者所属(英): The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者名: 三輪, 忍; 一林宏憲; 入江, 英嗣; 五島, 正裕; 富田, 眞治
• 著者名(英): Shinobu, MIWA; Hironori, ICHIBAYASHI; Hidetsugu, IRIE; Masahiro, GOSHIMA; Shinji, TOMITA
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 配線遅延の相対的な増大にともない、近年、長い配線を持つレジスタ・ファイルやオペランド・バイパスといったユニットがクリティカルになってきている。クリティカルなユニットをクリティカルでなくするためには、ユニットをパイプライン化することが有効である。ところが、レジスタ・ファイルのパイプライン化はオペランド・バイパスを複雑化する。オペランド・バイパスはそれ自体がすでにクリティカルであり、それをこれ以上複雑にするのは受け入れがたい。この問題に対し、レジスタ・キャッシュが提案されている。レジスタ・キャッシュは、レジスタ・ファイルの一部を保持する、1 サイクルでアクセス可能な小型のバッファである。レジスタ・キャッシュを持つプロセッサは、それにヒットすれば、1 サイクルでレジスタにアクセスできる。そのため、そのようなプロセッサのオペランド・バイパスは、1 サイクルのレジスタ・ファイルを持つプロセッサのそれと同等で済む。しかし、レジスタ・キャッシュはミス・ペナルティが大きく、それを採用したプロセッサの性能は悪化してしまう。そこで我々は、レジスタ・キャッシュとほぼ同じ回路構成ながらミス・ペナルティをなくした、バイパス・バッファを提案する。本稿では、提案手法と理想化されたレジスタ・キャッシュとを比較し、提案手法を採用したプロセッサの方が高性能であることを示す。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: For the wire delay problem, the units with the long wires become critical such as register files and a bypass network. To prevent the units to be critical, the pipelining is an effective technique. However, the pipelining of register files complicates a bypass network. It is unacceptable that a bypass network is complicated because it is already critical. A register cache is proposed to resolve this problem. The register cache is a small buffer to cache register files. It is accessible in 1 cycle. If the instruction hits the register cache, the processor with the register cache behaves same as the processor with the non-pipelined register files. Therefore, the bypass network of the former processor is same as that of the latter processor. However, the processor with the register cache doesn’t outperform because of the much register cache miss penalty. Then, we propose a bypass buffer. There is no miss penalty on the processor with it because it is not a cache. In this paper, we show that the processor with the bypass buffer achieves high performance rather than the processor with the ideal register cache.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 48, 号 SIG13(ACS19), p. 58-69, 発行日 2007-08-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会