予測機構を持つルータを用いた低遅延チップ内ネットワークに関する研究

• Item type: Trans(1)
• 公開日: 2008-08-21
• タイトル: 予測機構を持つルータを用いた低遅延チップ内ネットワークに関する研究
• タイトル / 言語: en
• タイトル: A Low-latency Network-on-chip Using Predictive Routers
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 相互結合網
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 国立情報学研究所 総合研究大学院大学
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 慶應義塾大学大学院理工学研究科
• 著者所属: 慶應義塾大学大学院理工学研究科
• 著者所属(英): en
• 著者所属(英): National Institute of Informatics,The Graduate University for Advanced Studies
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems, University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems, University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者名: 鯉渕, 道紘; 吉永, 努; 村上, 弘和; 松谷, 宏紀; 天野, 英晴
• 著者名(英): Michihiro, Koibuchi; Tsutomu, Yosinaga; Hirokazu, Murakami; Hiroki, Matsutani; Hideharu, Amano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: チップ内ネットワークはパケット処理を行うルータを多数用いることで，高スケーラビリティ，高スループットを実現している．しかし，ルータ構造はルーティング計算，仮想チャネル，クロスバなどの複雑な内部処理を行うため，リピータバッファを用いた従来のバス構造に比べて転送遅延が増大する．そこで，本稿では，(1)チップ内ネットワークにおいてパケットの転送遅延を削減するために，予測機構を持つルータを適用することを提案し，(2)遅延，スループット，ハードウェア量，消費エネルギーの側面から複数の予測アルゴリズムを用いたシミュレーション評価を行う．評価結果より，単純な予測アルゴリズムを持つ予測機構の導入により，ハードウェア量は20%，エネルギーは26%の増加となるが，無負荷時のパケットの遅延は既存のワームホールネットワークに比べ最大32%の削減を達成した．また，単純な予測アルゴリズムを用いることで，予測が100%成功する理想的なネットワークの遅延に比べて7.4%の増加にとどめることができることが分かった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Network-on-chip achieves both high scalability and high throughput, by using a large number of packet routers. However, every router performs internal complicated operations, such as routing computation, virtual-channel and crossbar allocation, that increase the packet latency, compared with traditional bus structure with repeater buffers. In this paper, (1) we propose to apply predictive routing algorithms into network-on-chip in order to reduce the packet latency, and (2) we evaluate its latency, throughput, the amount of hardware, and energy. Evaluation results show that a simple prediction algorithm reduces by up to 32% the unloaded packet latency, compared with that of a conventional wormhole network, although the prediction mechanism increases by 20%, and 26% the amount of hardware and energy, respectively. The simple prediction algorithm increases only by 7.4% the packet latency comapred with that of an ideal packet network where all predictions succeed.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 1, 号 2, p. 59-69, 発行日 2008-08-21
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会