スーパースケーラのための高速な動的命令スケジューリング方式

• Item type: Trans(1)
• 公開日: 2001-08-15
• タイトル: スーパースケーラのための高速な動的命令スケジューリング方式
• タイトル / 言語: en
• タイトル: A High - Speed Dynamic Instruction Scheduling Scheme for Superscalars
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高性能アーキテクチャ（論文賞受賞）
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属: 京都大学
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者所属(英): en
• 著者所属(英): Kyoto University
• 著者名: 五島, 正裕; 西野, 賢悟; グェンハイハー; 縣亮慶; 中島, 康彦; 森, 眞一郎; 北村, 俊明; 富田, 眞治
• 著者名(英): Masahiro, Goshima; Kengo, Nishino; Nguyen, HaiHa; Akiyoshi, Agata; Yasuhiko, Nakashima; Shin-Ichiro, Mori; Toshiaki, Kitamura; Shinji, Tomita
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: スーパースケーラは，動的命令スケジューリングのため，命令の実行に必要なデータの有効性を追跡する wakeup と呼ぶロジックを持つ．従来の wakeup は，データに割り当てられたタグによる連想処理に基づくもので，RAMを読み出した結果でCAMをアクセスするという構造を持ち，LSIの微細化，パイプラインの深化にともなっていっそうクリティカルになっていくと予測されている．本稿では wakeup を高速化する方式について述べる．本方式は，タグに基づく連想処理ではなく，命令間の依存関係を直接的に表現するテーブルを用いるもので，単にRAMを読み出すことで wakeup を実現することができる．さらに本稿では，このロジックの遅延をIPCに対するペナルティに転化する手法を示す．実在する0.18μm CMOSプロセスのデザイン・ルールに基づいてこれらのロジックを設計し，回路の面積を求め，Hspiceによって遅延を測定した．また，シミュレーションによって，ペナルティを測定した．その結果，3%以下のペナルティを代償に，2GHzを超える最高動作周波数を達成できることが分かった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: A superscalar has $wakeup$ logic, which manages availability of the data for dynamic instruction scheduling. The usual wakeup logic is based on association of the tag allocated to the data. The delay time of wakeup consists of read delay time of a RAM and match access delay time of a CAM. Since the delays of these memories are dominated by the wire delay, it will be more critical with smaller feature sizes and deeper pipelines. This paper describes a high-speed dynamic instruction scheduling scheme. This scheme is not based on association of the tags, but a matrix which directly represents the dependence among instructions. The scheme realizes wakeup by just reading a small RAM. In addition, this paper also describes a scheme which changes the delay of the logic into IPC penalty. We actually designed the logic guided by a design rule of a real 0.18μm CMOS process, measured the areas, and calculated the delays by Hspcie. And we also evaluated the penalty of the scheme by simulation. The evaluation result shows that this scheme achieves over 2GHz clock speed with the IPC penalty less than 3%.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11560614
• 書誌情報: 情報処理学会論文誌ハイパフォーマンスコンピューティングシステム（HPS）; 巻 42, 号 SIG09(HPS3), p. 77-92, 発行日 2001-08-15
• 出版者 / 言語: ja
• 出版者: 情報処理学会