@techreport{oai:ipsj.ixsq.nii.ac.jp:00178092,
 author = {田宮, 豊 and 一場, 利幸 and David, Thach and 富田, 憲範 and 藤澤, 久典 and 河村, 薫 and 岡澤, 重信 and Yutaka, Tamiya and Toshiyuki, Ichiba and David, Thach and Yoshinori, Tomita and Hisanori, Fujisawa and Kaoru, Kawamura and Shigenobu, Okazawa},
 issue = {17},
 month = {Mar},
 note = {近年，FPGA は高性能化と大規模化が進んできており，従来 CPU で実行しているアプリケーションを加速する，ハードウェアアクセラレータとしての需要が高まっている．FPGA をアルゴリズムレベルから設計する技術として OpenCL や高位合成が実用化されているが，十分な速度性能を引き出すためには深いハードウェア設計の知識と経験が必要なことが知られている．我々は，ハードウェア知識を持たないソフトウェア設計者を対象にした，アプリケーションの FPGA 化フローを提案する．このフローは，アプリケーションソースコードを入力として，ハードウェア/ソフトウェア分割とアーキテクチャ設計の工程を経て，OpenCL を使って回路に実装する．本論文では，実アプリケーションの FPGA 化フローにおける課題を調査することを目的に，有限要素法衝突解析アプリケーションの OpenCL FPGA 化トライアルを実施した．パイプライン動作を考慮したデータフロー解析とモジュール分割を実施する事により，CPU コアに対して 55.7 倍の速度向上を OpenCL で達成した．, Recently FPGA grows rapidly in its speed and circuit size, and there arise demands for accelerating CPU applications by FPGA. OpenCL and high-level synthesis are known as an easy-to-use design tool which generates FPGA circuits from algorithm-level descriptions. They, however, cannot achieve enough performance on FPGA without hardware knowledge and / or experiences of hardware designs. We propose an FPGA design flow, which enables software designers to accelerate their applications without any hardware knowledge. Our flow takes application source codes as its input data, employs hardware / software partitioning and architecture designing, and finally implements FPGA circuits using OpenCL. In order to investigate technical problems, which may occur in FPGA acceleration of real applications, we have practiced OpenCL FPGA acceleration trial of finite element method (FEM) - crash analysis application. Owing to data flow analysis and module partitioning, while considering the target pipeline architecture, we can obtain 55.7x speed-ups of OpenCL FPGA comparing with a single CPU core.},
 title = {有限要素法におけるOpenCL FPGA高速化検討},
 year = {2017}
}