リアルタイム処理用RMTProcessorのベクトル演算機構の改良

• Item type: SIG Technical Reports(1)
• 公開日: 2017-03-02
• タイトル: リアルタイム処理用RMTProcessorのベクトル演算機構の改良
• タイトル / 言語: en
• タイトル: An Improvement of Vector Units on RMT Processor for Real-Time Processing
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサ及び演算処理
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 慶應義塾大学大学院理工学研究科
• 著者所属: 慶應義塾大学大学院理工学研究科
• 著者所属: 慶應義塾大学理工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Faculty of Science and Technology, Keio University
• 著者名: 松井, 司; 大槻, 周平; 山崎, 信行
• 著者名(英): Tsukasa, Matsui; Shuhei, Otsuki; Nobuyuki, Yamasaki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，ロボットなどの組込みリアルタイムシステムでは， リアルタイム性の要求に加えてタスクの増大から高いスループットが要求されている． リアルタイム処理用のプロセッサである Responsive Multithreaded Processor (RMT Processor) はその要求を満たすために，様々な並列性を抽出している．RMT Processor はデータレベルの並列性を抽出するために， Single lnstruction Multiple Data (SIMD) 演算器で Vector 演算器を構成する 2D Vector Unit を持つ． より高いスループットを達成するため，2D Vector Unit は 2 つのパイプラインを持つ． しかしながら，if-else 文のような分岐では 2 つのパイプラインを活用することができないという問題がある． また， Scalar 演算によるデータのアクセスと Vector 演算によるデータのアクセスは Data Cache で処理されていて，データの大きさの差から Vector 演算によるデータによって Scalar 演算のデータが Data Cache から追い出される可能性がある．このため Scalar 演算によるメモリアクセスの回数が変動し，実行時間の予測が困難になるという問題がある．本論文ではこれらの問題を解決するため，Vector Predicated Execution 機構と 2D Vector Unit 専用の Vector Cache を設計 ・ 実装し，性能向上を目指す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Embedded real-time systems such as robots, require real-time constraints plus high throughput because of increasing demand from applications. Responsive Multithreaded Processor (RMT Processor) is prioritized 8-way Simultaneous Multithreading processor for embedded real-time systems. RMT Processor exploits several parallelisms in order to respond this demand. A 2D vector unit in RMT Processor is composed Single Instruction Multiple Data (SIMD) execution unit to achive high throughput. In order to exploit more data level parallelism, a 2D vector unit has 2 pipelines. In RMT Processor, a CPU and a 2D Vector Unit share Data Cache. Because of data used by 2D Vector Unit is large, data of 2D Vector Unit often evict data of CPU on Data Cache. To prevent data of CPU from evicting, the authors propose separate cache for 2D Vector Unit.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2017-SLDM-179, 号 10, p. 1-6, 発行日 2017-03-02
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会