ホールスラスタ・シミュレーションにおける割付処理のAltera SDK for OpenCLを用いた高速化

• Item type: SIG Technical Reports(1)
• 公開日: 2017-03-02
• タイトル: ホールスラスタ・シミュレーションにおける割付処理のAltera SDK for OpenCLを用いた高速化
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: ツール及びFPGA応用
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 慶應義塾大学理工学部情報工学科
• 著者所属: 慶應義塾大学理工学部情報工学科
• 著者所属: 宇宙航空研究開発機構航空技術部門数値解析技術研究ユニット
• 著者所属: 宇宙航空研究開発機構航空技術部門数値解析技術研究ユニット
• 著者所属: 慶應義塾大学理工学部情報工学科
• 著者名: 野田, 裕之; 酒井, 諒太郎; 宮島, 敬明; 藤田, 直行; 天野, 英晴
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: Full Particle-In-Cell (Full-PIC) 法は，電気推進エンジンの一種であるホールスラスタの研究開発で用いられる数値シミュレーション手法である．Full-PIC 法は，イオン ・ 中性子 ・ 電子の全てを粒子として扱うため，粒子を流体モデルに近似させる他の手法と比べ高精度であるが，計算コストが高いことが知られている．宇宙航空研究開発機構 (JAXA) が研究開発を進めるホールスラスタ用シミュレーション ・ コード (NSRU-Full-PIC) は，Full-PIC 法を用いており，処理に膨大な時間を要することが問題である．NSRU-Full-PIC において，特に計算負荷の高い処理は割付処理である．割付処理は，粒子の情報をセル四隅へ割り付ける処理であり，Read After Write (RAW) ハザードを引き起こすために並列化を阻害する要因となる．本研究では，Altera 社のミッドレンジ SoC FPGA であるArria 10 SoC を複数用いたホールスラスタ ・ シミュレーション用マルチ FPGA クラスタ構築の第一段階として，Altera 社が提供する FPGA 向け Open CL ベース高位合成環境である Altera SDK for OpenCL を用いて，NSRU-Full-PICにおいて特に高負荷である割付処理を Arria 10 SoC にオフロードし高速化を検討する．本実装では，RAW ハザードを回避しつつ効率のよい処理を行うため，粒子がもつ情報をセル単位でリダクションの形でまとめてセル四隅へ割り付ける．オフロード結果を CPU での実行結果と比較したところ，ARM Cortex-A91.5GHz と比較して最大で約 11.4 倍の高速化を達成し，Xeon E5-2667 0 2.9GHz と比較して最大で約 2.1 倍の高速化を達成した．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2017-ARC-225, 号 64, p. 1-6, 発行日 2017-03-02
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会