トランザクショナルメモリにおける競合予測手法の精度解析および改良

• Item type: SIG Technical Reports(1)
• 公開日: 2017-03-02
• タイトル: トランザクショナルメモリにおける競合予測手法の精度解析および改良
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサとメモリ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 名古屋工業大学
• 著者所属: 名古屋工業大学
• 著者所属: 名古屋工業大学
• 著者所属: 名古屋工業大学
• 著者所属(英): en
• 著者所属(英): Nagoya Institute of Technology
• 著者所属(英): en
• 著者所属(英): Nagoya Institute of Technology
• 著者所属(英): en
• 著者所属(英): Nagoya Institute of Technology
• 著者所属(英): en
• 著者所属(英): Nagoya Institute of Technology
• 著者名: 廣田, 杏珠; 多治見, 知紀; 間下, 恵介; 津邑, 公暁
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: マルチコア環境では，一般的にロックを用いて共有リソースへのメモリアクセスを調停する．しかし，ロックにはデッドロックの発生や並列度の低下などの問題があるため，ロックを使用しない並行性制御機構としてトランザクショナルメモリ （TM） が提案されている．この機構をハードウェア上で実現したハードウェアトランザクショナルメモリ （HTM） では，共有メモリ上でのアクセスが競合しない限りトランザクションが投機的に実行される．この HTM では，競合の発生によりトランザクションの投機実行失敗が頻発すると，性能が低下する場合がある．この問題に対し，トランザクション実行開始前に競合の発生を予測し，実行を待機することで競合を回避する手法を我々は提案している．しかし，なお性能向上が達成されていないプログラムが存在する．そこで本稿では，そのようなプログラムに対する性能向上を妨げている原因を調査した．競合予測精度の結果をうけて，待機時間の上限値を設定してシミュレーションによる予備評価を行った結果，Vacation において最大約 4.5% の実行サイクル数が削減できることを確認した．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2017-ARC-225, 号 1, p. 1-8, 発行日 2017-03-02
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会