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  1. 研究報告
  2. システムとLSIの設計技術(SLDM)
  3. 2017
  4. 2017-SLDM-178

新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用

https://ipsj.ixsq.nii.ac.jp/records/177036
https://ipsj.ixsq.nii.ac.jp/records/177036
0de9b2be-1bf6-4ac3-9e4a-8332748b65ea
名前 / ファイル ライセンス アクション
IPSJ-SLDM17178026.pdf IPSJ-SLDM17178026.pdf (2.2 MB)
Copyright (c) 2017 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
SLDM:会員:¥0, DLIB:会員:¥0
Item type SIG Technical Reports(1)
公開日 2017-01-16
タイトル
タイトル 新しい剰余SD数加算アルゴリズムとRSA暗号処理への応用
タイトル
言語 en
タイトル A New Residue Addition Algorithm Using Signed-Digit Numbers and Its Application to RSA Encryption
言語
言語 jpn
キーワード
主題Scheme Other
主題 専用システムとアクセラレータ
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者所属
群馬大学大学院理工学府理工学専攻
著者所属
群馬大学大学院理工学府理工学専攻
著者所属
群馬大学大学院理工学府理工学専攻
著者所属(英)
en
Graduate School of Science and Technology, Gimma University
著者所属(英)
en
Graduate School of Science and Technology, Gimma University
著者所属(英)
en
Graduate School of Science and Technology, Gimma University
著者名 石川, 和誠

× 石川, 和誠

石川, 和誠

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田中, 勇樹

× 田中, 勇樹

田中, 勇樹

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魏, 書剛

× 魏, 書剛

魏, 書剛

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著者名(英) Kazumasa, Ishikawa

× Kazumasa, Ishikawa

en Kazumasa, Ishikawa

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Yuuki, Tanaka

× Yuuki, Tanaka

en Yuuki, Tanaka

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Shugang, Wei

× Shugang, Wei

en Shugang, Wei

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論文抄録
内容記述タイプ Other
内容記述 本研究では,長い語長を有する剰余算術演算のため,SD (Signed - Digit) 数を用いた新しい剰余加算アルゴリズムを提案する.本提案のアルゴリズムでは,従来の剰余演算に用いられる法 m (2ⁿ-1<m<2ⁿ)の代わりに,剰余パラメータµ(=m-2ⁿ)を用いることで,n桁の剰余 SD 数加算を高速に行うことができる.そして,0.18µCMOS ゲートアレイ設計を前提とした剰余 SD 数加算器を内蔵した RSA 暗号処理プロセッサの構成を検討し,鍵のサイズを 2048 ビットとした場合でも,高速な暗号処理が実現できることを明らかにした.
論文抄録(英)
内容記述タイプ Other
内容記述 In this paper, we presented a new residue addition algorithm using Signed-Digit (SD) numbers for the applications such as RSA encryption with very long word-length. In the proposed algorithm, for the high-speed residue SD addition with n digits, a residue parameter : µ(= m — 2ⁿ) is used for the residue operation instead of using m(2ⁿ-1< m < 2ⁿ), which is the modulus in the residue arithmetic system. We apply the residue SD addition circuits to implement a RSA encryption processor by using a library with 0.18/µm CMOS VLSI technology. The design results show that high speed encryption can be achieved by using the proposed SD arithmetic architecture.
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
書誌情報 研究報告システムとLSIの設計技術(SLDM)

巻 2017-SLDM-178, 号 26, p. 1-6, 発行日 2017-01-16
ISSN
収録物識別子タイプ ISSN
収録物識別子 2188-8639
Notice
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-20 05:38:37.513172
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