多重ループの動的挙動解析のためのループブロックを導入したパスプロファイラの実現

• Item type: SIG Technical Reports(1)
• 公開日: 2017-01-16
• タイトル: 多重ループの動的挙動解析のためのループブロックを導入したパスプロファイラの実現
• タイトル / 言語: en
• タイトル: Implementation of Path Profiler using Loop Block for Dynamic Behavior Analysis of Nested Loops
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: システム・アーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 宇都宮大学大学院工学研究科
• 著者所属: 宇都宮大学大学院工学研究科
• 著者所属: 宇都宮大学オプテイクス教育研究センター
• 著者所属: 宇都宮大学大学院工学研究科
• 著者所属: 宇都宮大学大学院工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Ustunomiya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Ustunomiya University
• 著者所属(英): en
• 著者所属(英): Center for Optical Research and Education, Ustiuiomiya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Ustunomiya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Ustunomiya University
• 著者名: 菊池, 祐貴; 大津, 金光; 馬場, 敬信; 横田, 隆史; 大川, 猛
• 著者名(英): Yuki, Kikuchi; Kanemitsu, Ootsu; Takanobu, Baba; Takashi, Yokota; Takeshi, Ohkawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，特徴の異なる複数のコアアーキテクチャを同一チップ上に混載した，ヘテロジニアスマルチコアプロセッサが普及しつつある．特徴の異なるコアを有効に活用して最適な並列処理を実現するためには，並列化の対象となるプログラムの静的および動的な特性を把握することが必要である．特に，より効率的な並列処理を実現するためには動的情報の把握は必要不可欠である．そこで我々はこれまでに，ループに対してより有効な並列化を行うためのプロファイル情報を取得可能なパスプロファイラを開発した．しかし，これまでは多重ループを解析する場合に最内ループ以外の解析が困難であった．この課題を解決し，多重ループの各階層を対象とした解析を行えるようにするために，ループブロックを導入する．本稿では，多重ループの解析を可能にしたプロフアイラの実現方法について述べ，動作検証の結果について述べる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, heterogeneous multi-core processor is spreading. We should exactly understand both static and dynamic behavior of target programs for realizing effective parallel processing according to core with various characteristics. In particular, the acquisition of dynamic information is indispensable to realize effective parallel processing. We have developed a path profiler which can acquire profile information to realizing eflFective parallel processing for a loop. However, when the former profiler analyzes nested loops, there is a problem that the analysis except the most inner loop had difficult. It is possible for path profiler by the analysis for each hierarchy for nested loops by introducing a loop block. In this paper, we show the implementation of our profiler, and the operation of the profiler.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2017-SLDM-178, 号 18, p. 1-6, 発行日 2017-01-16
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会