| Item type |
SIG Technical Reports(1) |
| 公開日 |
2017-01-16 |
| タイトル |
|
|
タイトル |
マルチノードFPGAによるストリームデータ分散結合処理 |
| タイトル |
|
|
言語 |
en |
|
タイトル |
Distributed Handshake-Join Processing for Stream Data on Multiple FPGA Nodes |
| 言語 |
|
|
言語 |
jpn |
| キーワード |
|
|
主題Scheme |
Other |
|
主題 |
FPGAクラスタ |
| 資源タイプ |
|
|
資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
|
資源タイプ |
technical report |
| 著者所属 |
|
|
|
電気通信大学大学院情報システム学研究科 |
| 著者所属 |
|
|
|
電気通信大学大学院情報システム学研究科 |
| 著者所属 |
|
|
|
電気通信大学大学院情報理工学研究科 |
| 著者所属 |
|
|
|
電気通信大学大学院情報理工学研究科 |
| 著者所属 |
|
|
|
電気通信大学大学院情報理工学研究科 |
| 著者所属(英) |
|
|
|
en |
|
|
The University of Electro-Communications |
| 著者所属(英) |
|
|
|
en |
|
|
The University of Electro-Communications |
| 著者所属(英) |
|
|
|
en |
|
|
The University of Electro-Communications |
| 著者所属(英) |
|
|
|
en |
|
|
The University of Electro-Communications |
| 著者所属(英) |
|
|
|
en |
|
|
The University of Electro-Communications |
| 著者名 |
多田, 昂介
川原, 尚人
吉見, 真聡
策力, 木格
吉永, 努
|
| 著者名(英) |
Kousuke, Tada
Naoto, Kawahara
Masato, Yoshimi
Celimuge, WU
Tsutomu, Yoshinaga
|
| 論文抄録 |
|
|
内容記述タイプ |
Other |
|
内容記述 |
本研究報告では,ストリームデータの結合処理を行う Handshake Join の FPGA アクセラレータをマルチノードに拡張する手法を提案し,その性能評価を報告する.マルチノード拡張は,データ通信の 2 つの工夫によって実現する.FPGA 上に複数の Join Core を実装すると共に,FPGA ボード上の DRAM を介して FPGA 間で Join Core を接続する仕組みを導入する.また,データ通信と結合演算をオーバラップすることで,通信に要するオーバヘッドを隠蔽する.これらのデータ配布方法の工夫により,単一の FPGA では実装できなかった大きなウインドウサイズの結合演算が可能となる.最大 16 ノードでの性能評価の結果,マルチノードに拡張した場合においても,結合演算のスループットが維持されるとともに,並列化効果が得られることが確認された. |
| 論文抄録(英) |
|
|
内容記述タイプ |
Other |
|
内容記述 |
This paper proposes an FPGA-based Handshake join acceleration using multiple-FPGA boards. The proposed multi-node extension devises two ideas. Firstly, join cores implemented on each FPGA are interconnected via DRAM on the FPGA boards. Secondly, join operation is overlapped with data transmission between FPGAs in order to hide communication latency. The proposed architecture performs Handshake join algorithm well on multiple FPGA boards, and a window size can be expanded linearly as the number of FPGAs. Our experiments up to 16 FPGA nodes show that the proposed implementation can handle considerably high input tuple rates, especially at low match rates, without degrading performance even for a large window size. |
| 書誌レコードID |
|
|
収録物識別子タイプ |
NCID |
|
収録物識別子 |
AN10096105 |
| 書誌情報 |
研究報告システム・アーキテクチャ(ARC)
巻 2017-ARC-224,
号 7,
p. 1-6,
発行日 2017-01-16
|
| ISSN |
|
|
収録物識別子タイプ |
ISSN |
|
収録物識別子 |
2188-8574 |
| Notice |
|
|
|
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
|
|
言語 |
ja |
|
出版者 |
情報処理学会 |