Item type |
SIG Technical Reports(1) |
公開日 |
2016-11-21 |
タイトル |
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タイトル |
スケーラブルなディープラーニング向けアクセラレータチップの設計と評価 |
言語 |
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言語 |
jpn |
キーワード |
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主題Scheme |
Other |
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主題 |
ニューラルネットワーク |
資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
著者所属 |
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東京大学 |
著者所属 |
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東京大学 |
著者所属 |
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東京大学 |
著者所属 |
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東京大学 |
著者所属 |
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東京大学 |
著者所属 |
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慶應義塾大学 |
著者所属 |
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慶應義塾大学 |
著者所属 |
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慶應義塾大学 |
著者名 |
高田, 遼
石井, 潤
坂本, 龍一
近藤, 正章
中村, 宏
大久保, 徹以
小島, 拓也
天野, 英晴
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論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
近年,組込みシステムにディープラーニング技術を導入することが期待されており,電力効率に優れたディープラーニングアクセラレータの開発が重要な課題となっている.しかしながら,これまで提案されてきたアクセラレータは 2 次元畳込み演算などの特定のネットワーク構造向けに最適化されたものや,データアクセス削減のためにネットワーク構造を工夫するものが多い.対象とするネットワーク構成が限定され汎用性に課題がある.そこで我々は,多様なネットワーク構成に柔軟に対応可能で電力効率の良いアクセラレータのアーキテクチャを検討している.今回,命令により動作するマイクロコントローラと SIMD 型積和演算器から構成される電力効率の良いコアを設計し,マルチコア構成のアクセラレータに対しスケーラビリティの評価を行った. |
書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
書誌情報 |
研究報告システム・アーキテクチャ(ARC)
巻 2016-ARC-223,
号 1,
p. 1-6,
発行日 2016-11-21
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ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8574 |
Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |