機械学習による経年劣化タイミング解析手法

• Item type: Symposium(1)
• 公開日: 2016-09-07
• タイトル: 機械学習による経年劣化タイミング解析手法
• タイトル / 言語: en
• タイトル: Aging-Aware Timing Analysis Based on Machine Learning
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 経年劣化
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者名: 辺, 松; 新谷, 道広; 廣本, 正之; 佐藤, 高史
• 著者名(英): Song, Bian; Michihiro, Shintani; Masayuki, Hiromoto; Takashi, Sato
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 半導体デバイスの微細化により，負バイアス温度不安定性 （NBTI） に代表される経年劣化現象が大規模集積回路の信頼性を脅かす主要因として顕在化している．回路の信頼性を保証するためには，設計段階での正確な経年劣化見積りが重要である．本研究では，NBTI に起因する回路の劣化後遅延を，機械学習を用いることで高精度に推定可能なタイミング解析手法を提案する．数値実験では，提案手法により ISCAS'89 ベンチマーク回路を用いて学習を行ったライブラリを使用し，プロセッサ回路のタイミング解析を行った．その結果，SPICE によるタイミング解析と比べて誤差 3.42%以内で経年劣化後の遅延を推定できることを示した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: As the transistor process technology continues to scale, correlated dynamic on-chip variations (OCV) posits new challenges to the already complex static timing analysis (STA) process. In this paper, we first address the problems introduced by dynamic OCV. In particular, we focus on the negative bias temperature instability (NBTI) as the dnyamic variation mechanism. We then propose a learning-based static timing analysis (LSTA) library to “predict” the timing of gates by efficiently capturing the correlation between our designed correlated predictors. In the experiment, we used a ISCAS'89 benchmark circuit as a training sample to create the learning-based STA library, and then conducted STA on two processor-scale designs using the library, achieving an absolute maximum error of 3.42%.
• 書誌情報: DAシンポジウム2016論文集; 巻 2016, 号 9, p. 44-49, 発行日 2016-09-07
• 出版者 / 言語: ja
• 出版者: 情報処理学会