ディジタル LSI の製造後クロック調整技術の高速化手法

• Item type: Trans(1)
• 公開日: 2007-10-15
• タイトル: ディジタル LSI の製造後クロック調整技術の高速化手法
• タイトル / 言語: en
• タイトル: Speeding Up Technique for Post-fabrication Clock-timing Adjustment of Digital LSIs
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: オリジナル論文
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 東邦大学大学院理学研究科
• 著者所属: 半導体MIRAIプロジェクト，産業技術総合研究所次世代半導体研究センター
• 著者所属: 半導体MIRAIプロジェクト，産業技術総合研究所次世代半導体研究センター
• 著者所属: 東邦大学大学院理学研究科
• 著者所属: 半導体MIRAIプロジェクト，産業技術総合研究所次世代半導体研究センター
• 著者所属: 三洋電機株式会社
• 著者所属: 三洋電機株式会社
• 著者所属: 三洋電機株式会社
• 著者所属(英): en
• 著者所属(英): Graduate School of Science, Toho University
• 著者所属(英): en
• 著者所属(英): MIRAI-ASRC, National Institute of Advanced Industrial Science and Technology (AIST)
• 著者所属(英): en
• 著者所属(英): MIRAI-ASRC, National Institute of Advanced Industrial Science and Technology (AIST)
• 著者所属(英): en
• 著者所属(英): Graduate School of Science, Toho University
• 著者所属(英): en
• 著者所属(英): MIRAI-ASRC, National Institute of Advanced Industrial Science and Technology (AIST)
• 著者所属(英): en
• 著者所属(英): Sanyo Electric Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Sanyo Electric Co., Ltd.
• 著者所属(英): en
• 著者所属(英): Sanyo Electric Co., Ltd.
• 著者名: 諏佐, 達也; 村川正宏; 高橋, 栄一; 古谷, 立美; 樋口, 哲也; 古市, 愼治; 上田, 佳孝; 和田, 淳
• 著者名(英): Tatsuya, SUSA; Masahiro, MURAKAMI; Eiichi, TAKAHASHI; Tatsumi, FURUYA; Tetsuya, HIGUCHI; Shinji, FURUICHI; Yoshitaka, UEDA; Atsushi, WADA
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 製造ばらつきにより発生するクロック・スキューの問題を解決するための手法として，遺伝的アルゴリズムを用いたディジタル LSI の製造後クロック調整技術が提案されている．しかし，大規模な LSI の調整では，調整箇所が増大するため，調整時間が増加するという問題がある．そこで，本研究では，大規模ディジタル LSI にも適用可能な製造後クロック調整の高速化手法を提案する．提案手法では，LSI 設計時に行う STA（Static Timing Analysis）の結果を用いて調整箇所を限定し，調整時間を短縮する．それに加えて，遺伝的アルゴリズムの初期集団の分布を工夫することで，さらに調整時間を短縮する．さらに，これらの手法による調整効果を LSI の設計時に検証できるようにするための調整シミュレータを開発した．このシミュレータを用いた調整実験の結果，1 031 カ所のフリップフロップが存在する実用的な回路において，数秒という現実的な時間で調整が完了できる見込みを得た．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: To solve the problem of fluctuations in clock timing with large scale digital LSIs (also known as the “clock skew” problem), the post-fabrication clock-timing adjustment technique using a genetic algorithm (GA) has been proposed. However, the adjustment time increases incurred when more programmable delay circuits are incorporated within large-scale LSIs is a serious issue. For this problem, we propose a post-fabrication clock adjustment method to realize practical applications. This method reduces the adjustment time by reducing adjustment points utilizing results of static timing analysis (STA) and adopting improved distribution for initial population of GA. Moreover, we have developed an adjustment simulator to predict the adjustment results by the proposed method in design stages of LSIs. Adjustment experiments using the developed simulator demonstrate that our method can adjust practical LSIs with 1,031 flip-flops within a few seconds.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11464803
• 書誌情報: 情報処理学会論文誌数理モデル化と応用（TOM）; 巻 48, 号 SIG15(TOM18), p. 78-87, 発行日 2007-10-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7780
• 出版者 / 言語: ja
• 出版者: 情報処理学会