時相論理によるハードウェア仕様記述とPrologを用いたゲート回路の検証

• Item type: Journal(1)
• 公開日: 1984-03-15
• タイトル: 時相論理によるハードウェア仕様記述とPrologを用いたゲート回路の検証
• タイトル / 言語: en
• タイトル: Hardware Specification in Temporal Logic and Verification of Gate Level Designs with Prolog
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 論文
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 東京大学大学院工学系研究科情報工学専門課程
• 著者所属: 東京大学工学部電気工学科
• 著者所属: 東京大学工学部電気工学科
• 著者所属(英): en
• 著者所属(英): Information Engineering Course, Graduate School of Engineering,University of Tokyo
• 著者所属(英): en
• 著者所属(英): Department of Electrical Engineering, Faculty of Engineering, University of Tokyo
• 著者所属(英): en
• 著者所属(英): Department of Electrical Engineering, Faculty of Engineering, University of Tokyo
• 著者名: 藤田, 昌宏; 田中, 英彦; 元岡達
• 著者名(英): Masahiro, Fujita; Hidehiko, Tanaka; Tohru, Moto-Oka
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 従来 論理装置設計者は おもに自然言語を用いて仕様を記述して機能設計を行い それに基づいて論理設計を行っていた.論理設計以降は 設計支援ソフトウェアもある程度そろっているが 機能設計においては 自然言語を中心に順序線図(タイミングチャート)等の付加情報を加えて記述しているため 設計者間の意思の疎通がむずかしく 階層設計を円滑に行いにくい.設計の検証についても レジスタ転送レベルやゲートレベルにおけるシミュレーションによるのがほとんどである.そこでわれわれは 仕様記述からゲートによる記述まで一貫して階層設計を支援する検証システムを提案する.一般にシステムは 同期部(synchronization part)と 演算部(function part)の二つに分けることができる.ここでは 演算部を入出力の表として記述し 同期部の仕様記述には 時相論理(tempral logic)を用いる.時相論理は 古典論理に時相演算子を加えたもので 時間軸上の順序関係を記述することができる.本論文では 時相論理による仕様記述を用いた階層設計法 および ゲートによる設計に対する検証を 論理型プログラミング言語Prologを用いて自動的に行うシステムについて述べる.Prologのもつ自動バックトラック機構や強力なパターン照合能力により 検証プログラムが非常に作成しやすく かつ 簡単になっており 将来知識工学的手法を取り入れる場合にもつながりがよい.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 25, 号 2, p. 166-179, 発行日 1984-03-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764