System Verilogを用いた専用プロセッサのマトロイドによる検証

• Item type: SIG Technical Reports(1)
• 公開日: 2016-05-04
• タイトル: System Verilogを用いた専用プロセッサのマトロイドによる検証
• タイトル / 言語: en
• タイトル: Verification of ASIPs on matroid by using System Verilog
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 検証・信頼性
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 広島市立大学情報科学研究科情報工学専攻
• 著者所属: 広島市立大学情報科学研究科情報工学専攻
• 著者所属(英): en
• 著者所属(英): Faculty of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Faculty of Information Sciences, Hiroshima City University
• 著者名: 平川, 昌和; 高橋, 隆一
• 著者名(英): Masakazu, Hirakawa; Ryuichi, Takahashi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 設計の大規模化に伴い検証とテストが重要になっている．1990 年代には論理合成技術が普及した．検証技術はこれに続く技術である．本研究では設計の広範囲な内容を一括して扱うために，実現しているアルゴリズムにおいて普遍的に成り立つ性質に注目する検証を模索した．クラスカルのアルゴリズムを実行できる 3 段パイプラインの専用プロセッサを設計し，枝を付加しても閉路が作られないというアサーションを構成した．閉路がないという性質はマトロイドとして満たすべき性質になっていた．木であることと連結で節点数は枝数より 1 多いという性質は同値であることに注目した．簡単なモデル検査で得られる性質から高度な性質を演繹することも考えられる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Verification and test have become important with increasing scale of the design. Logic synthesis spread in 1990's. Verification is the next step. We investigated an assertion based verification considering a property generally held in the algorithm on the system. We designed an application specific instruction set processor for Kruskal's algorithm. Nonexistence of loop was the property that should be held as matroid. To be a tree is equivalent to the property that the number of the vertexes is equals to the number of the edges plus 1 in a connected graph. A sophisticated property could be deducted from simple properties proved by model checking.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2016-SLDM-176, 号 6, p. 1-6, 発行日 2016-05-04
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会