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アイテム
C-029 Verilog-HDLによる並列キュープロセッサのデザイン(C.アーキテクチャ・ハードウェア)
https://ipsj.ixsq.nii.ac.jp/records/154698
https://ipsj.ixsq.nii.ac.jp/records/1546985ab47120-b09a-4c22-918e-ea47270ccc74
| 名前 / ファイル | ライセンス | アクション |
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KJ00006540704.pdf (230.3 kB)
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Copyright (c) 2004 by IEICE,IPSJ
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| Item type | FIT(1) | |||||||||||||||
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| 公開日 | 2004-08-20 | |||||||||||||||
| タイトル | ||||||||||||||||
| タイトル | C-029 Verilog-HDLによる並列キュープロセッサのデザイン(C.アーキテクチャ・ハードウェア) | |||||||||||||||
| タイトル | ||||||||||||||||
| 言語 | en | |||||||||||||||
| タイトル | C-029 Design of a Parallel Queue Processor in Verilog-HDL | |||||||||||||||
| 言語 | ||||||||||||||||
| 言語 | jpn | |||||||||||||||
| 資源タイプ | ||||||||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||||||||||
| 資源タイプ | conference paper | |||||||||||||||
| 著者所属 | ||||||||||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||||||||||
| 著者所属 | ||||||||||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||||||||||
| 著者所属 | ||||||||||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||||||||||
| 著者所属 | ||||||||||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||||||||||
| 著者所属 | ||||||||||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||||||||||
| 著者名 |
三好, 崇之
× 三好, 崇之
× / 繁田, 聡一
× 吉永, 努
× 曽和, 将容
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| 著者名(英) |
Miyoshi, Takayuki
× Miyoshi, Takayuki
× Abderazek, Ben A.
× Shigeta, Soichi
× Yoshinaga, Tsutomu
× Sowa, Masahiro
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| 書誌レコードID | ||||||||||||||||
| 収録物識別子タイプ | NCID | |||||||||||||||
| 収録物識別子 | AA11740605 | |||||||||||||||
| 書誌情報 |
情報科学技術フォーラム一般講演論文集 巻 3, 号 1, p. 287-288, 発行日 2004-08-20 |
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| 出版者 | ||||||||||||||||
| 言語 | ja | |||||||||||||||
| 出版者 | 情報処理学会 | |||||||||||||||
