ストリーム計算ハードウェアコンパイラ SPGen を用いた FPGA 津波シミュレータの開発

• Item type: SIG Technical Reports(1)
• 公開日: 2016-01-12
• タイトル: ストリーム計算ハードウェアコンパイラ SPGen を用いた FPGA 津波シミュレータの開発
• タイトル / 言語: en
• タイトル: FPGA-based Tsunami Simulator Developed by using Stream-Computation Hardware Compiler
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 数値計算
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東北大学
• 著者所属: 東北大学
• 著者所属: 会津大学
• 著者所属: 会津大学
• 著者所属(英): en
• 著者所属(英): Tohoku University
• 著者所属(英): en
• 著者所属(英): Tohoku University
• 著者所属(英): en
• 著者所属(英): The University of Aizu
• 著者所属(英): en
• 著者所属(英): The University of Aizu
• 著者名: 長洲, 航平; 佐野, 健太郎; 河野, 郁也; 中里, 直人
• 著者名(英): Kohei, Nagasu; Kentaro, Sano; Fumiya, Kono; Naohito, Nakasato
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: Method Of Splitting Tsunami (MOST) は浅水方程式の数値解法であり，津波の伝搬シミュレーションにおいて幅広く使われている．この手法はしばしば多計算ノードを有するスーパーコンピュータを用いて実行されるが，大規模な計算システムにおいては災害時に迅速な対応を取ることが困難となる．この問題の解決策として，小規模ながら高性能な専用計算機の開発が挙げられる．本論文においては専用計算機のプラットフォームとして Field-Programmable Gate Arrays (FPGA) を採用し，MOST に基づく津波シミュレータを開発する．浅水方程式ソルパをストリーム計算要素 (Stream Processing Element, SPE) として設計し，その HDL コードの生成には高位合成コンパイラ SPGen を用いる．28nm 世代の ALTERA Stratix V FPGA 上に単一の SPE のみ，または 2 つの SPE をデータストリームの方向にカスケード接続したデザインのそれぞれを実装した．これらのデザインは，180MHz の動作周波数に対してそれぞれ 51.8GFlop/s，103.7GFlop/s の計算性能を達成する．FPGA ボードの電力を計測したところ，電力あたりの性能はそれぞれ 1.71GFlop/sW，2.91GFlop/ｓW であった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Method of Splitting Tsunami (MOST) is a numerical solver of Shallow Water Equations (SWEs), which is used for forecasting tsunami. Tsunami Simulation using MOST is usually run with a supercomputer, however it is difficult to take a rapid responce to disaster with such a large-scale computing system. One of the solutions to this problem is development of a compact system with custom computing machines. In this paper, we use Field-Programmable Gate Arrays (FPGAs) as a platform to build a custom computing machine of Tsunami simulation based on MOST. We design Stream Processing Element (SPE) as a hardware SWEs solver by using our stream-computation hardware compiler, called SPGen. We implement hardware with a single SPE or two cascaded SPEs on 28 nm ALTERA Stratix V FPGA, which achieves 51.8 GFlop/s or 103.7 GFlop/s, bringing the performance per power of 1.71 GFlop/sW or 2.91 GFlop/sW, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2016-ARC-218, 号 23, p. 1-6, 発行日 2016-01-12
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会