@techreport{oai:ipsj.ixsq.nii.ac.jp:00147043,
 author = {後藤, 智哉 and 柳澤, 政生 and 木村, 晋二 and Tomoya, Goto and Masao, Yanagisawa and Shinji, Kimura},
 issue = {17},
 month = {Jan},
 note = {近年 LSI の動的電力を削減する手法としてクロックゲーティングが利用されている．特に，RTL やゲートレベルの回路に対して自動で現時刻の信号によるクロックゲーティングを挿入する技術が研究，実用化されている．一方で，従来のクロックゲーティングをさらに発展させた，時間を横断してゲーティング信号を生成，抽出する順序的クロックゲーティングは，より多くの制御信号の候補を抽出することが出来るが，その自動化はまだ研究段階である．本稿では，順序的クロックゲーティングの 1 つである後方順序的クロックゲーティングをゲートレベルの回路に自動挿入するための制御信号抽出手法提案する．提案手法では回路の時間展開を用いて，制御信号が満たすべき条件を ＦＦ の接続関係に基づいて求め，SAT で判定する．回路内部から制御信号を抽出することで回路の面積オーバーヘッドを最小限に抑え，順序的クロックゲーティングを実現できる．提案手法を ISCAS’89 ベンチマークに適用したところ，複数の回路で後方順序的クロックゲーティング制御信号が抽出された．, Recently, clock gating is utilized as a method for reducing the dynamic power of LSI based-on described guard signals. Clock gating can be automatically inserted by the synthesis tools to RTL or gate level circuits. On the other hand, sequential clock gating that is more aggresive gating method by signals in multi clock cycles, and control signal extraction is much more complex, haven't been completely automated. In this study, we propose a new method to extract clockgating coltrol signals for automatically inserting backward sequential clock gating to gate leval circuits. In our approach, control signals are extracted in time expanded circuits and the condition is checked using FFs connection information and SAT. it is possible to find backward sequential clock gating signals without generating new signals by addtional gates. The proposed method was applied to ISCAS'89 benchmarks, and we have obtained backword sequential clock gating control signal candidates.},
 title = {後方順序的クロックゲーティング自動挿入のための制御信号抽出手法},
 year = {2016}
}