@techreport{oai:ipsj.ixsq.nii.ac.jp:00146160,
 author = {王, 森レイ and 香川, 敬祐 and 亀山, 修一 and 樋上, 喜信 and 高橋, 寛 and Senling, Wang and Keisuke, Kagawa and Shuichi, Kameyama and Yoshinobu, Higami and Hiroshi, Takahashi},
 issue = {34},
 month = {Nov},
 note = {近年，半導体デバイスの高性能化・多機能化を向上させるために，Through Silicon Via(TSV) を利用した三次元積層技術の実用化が進められている．一方，製造不良による TSV での欠陥 （ボイド，ピンホールなど） は積層したチップ間の接続障害の重要な原因のひとつである．製品の歩留まり改善及び品質向上のためには積層後のチップ間の TSV 抵抗を高精度で計測することは非常に効果的な手段となる．文献 [4] ではアナログバウンダリスキャン技術を利用した TSV 抵抗の精密計測法を提案した．本研究ではアナログバウンダリスキヤンによる TSV 抵抗計測回路の回路設計及び実装設計を行い，提案した TSV 抵抗精密計測法の実現性を検証した．, Through Silicon Vias (TSV) based Three-Dimensional Stacking technology provides a solution to enable the continuing development of high-performance/multifunction ICs. Manufacturing defects such as Voids/Pinholes within the TSV have emerged as a big concern that they may cause interconnect failure between the stacked dies in 3D-IC. Measuring/Monitoring the resistance of TSVs is necessary for improving the yield and quality of 3D-IC. In [4], authors have introduced a novel method to measure the resistance of high density post-bond TSVs with high precision by using Analog Boundary-Scan technology. In this paper, we design and implement the proposed method on a chip and evaluate its area overhead.},
 title = {アナログバウンダリスキャンを用いた三次元積層後のTSV抵抗の精密計測法の実装について},
 year = {2015}
}