高分解能パルス縮小型時間-デジタル変換器の設計

• Item type: SIG Technical Reports(1)
• 公開日: 2015-10-19
• タイトル: 高分解能パルス縮小型時間-デジタル変換器の設計
• タイトル / 言語: en
• タイトル: Design of Fine-Resolution Pulse Shrinking Time-to-Digital Converter
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻／東京大学大規模集積システム設計教育研究センター(VDEC）
• 著者所属: 東京大学大規模集積システム設計教育研究センター(VDEC）
• 著者所属: 東京大学大学院工学系研究科電気系工学専攻／東京大学大規模集積システム設計教育研究センター(VDEC）
• 著者所属(英): en
• 著者所属(英): Dept. of Electrical Engineering and Information System, University of Tokyo
• 著者所属(英): en
• 著者所属(英): Dept. of Electrical Engineering and Information System, University of Tokyo / VLSI Design and Education Center (VDEC), University of Tokyo
• 著者所属(英): en
• 著者所属(英): VLSI Design and Education Center (VDEC), University of Tokyo
• 著者所属(英): en
• 著者所属(英): Dept. of Electrical Engineering and Information System, University of Tokyo / VLSI Design and Education Center (VDEC), University of Tokyo
• 著者名: 古賀, 丈尚; 飯塚, 哲也; 名倉, 徹; 浅田, 邦博
• 著者名(英): Takehisa, Koga; Tetsuya, Iizuka; Toru, Nakura; Kunihiro, Asada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本研究では高い時間分解能を実現するパルス縮小法に基づく時間-デジタル変換器 （TDC） の提案を行う．異なる立ち上がり，立ち下がり遅延をもつバッファ回路をパルス信号が通過すると，二つの遅延時間の差によりパルス幅が縮小または拡大する．パルス幅が縮小するように設計されたバッファを多段に接続し，そのバッファ列にパルス信号を入力することでいずれかのバッファを通過したときにパルスが消失する．パルス縮小法はこの現象を利用して，入力時間差をデジタル信号に変換する．従来のパルス縮小法では一回の変換毎に入力パルスが完全に消失するまでの時間が必要であり変換速度を制限していたまた，パルスが消失する近辺ではパルスの縮小幅が一定ではなく，TDC の線形性やオフセットといった性能に影響を及ぼしていた．本論文ではリング型に接続したバッファ列を用いることでオフセットを予め入力時間差に加える新たな方式を提案し，上記の問題を解決することで高い時間分解能を実現した．提案する時間-デジタル変換器回路は，0.18μm，プロセス技術を用いて面積 0.07mm2，入力レンジ 10bit の回路として実装したその時間分解能は 1.8ps であり，DNL と INL はそれぞれ +1.3/-0.9LSB，＋2.5/-3.0LSB であることをシミュレーション上において確認した．サンプリングレートは 3.8MS/s であり，消費電力は 4.6mW である．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: A pulse-shrinking Time-to-Digital Converter (TDC) with an offset pulse width detection scheme is presented. In the conventional pulse-shrinking TDCs, the pulse-shrinking rate, which is defined as a pulse width change through a single pulse-shrinking buffer (PSB), is supposed to be constant. However, when the pulse width is narrow, the shrinking rate actually is not constant. This causes a non-linearity of TDCs. In order to avoid this issue, we propose an offset pulse detection scheme for the pulse-shrinking TDC that is composed of a ring of PSBs. The input time difference is converted to a pulse along with a fixed offset width. This pulse width keeps shrinking while it propagates on the PSB ring, then the conversion process finishes when the pulse width is shrunk below the original offset pulse width. If we chose a sufficient offset pulse width, the pulse shrinking rate remains constant during the time-to-digital conversion process. The proposed TDC is designed with 0.18μm CMOS process and 3.8MS/S, 1.8ps time resolution with +1.3/-0.9LSB DNL and +2.5/-3.0LSB INL is verified by post-layout simulation. Its layout area and power consumption are 0.07mm2 and 4.6mW, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2015-SLDM-172, 号 3, p. 1-6, 発行日 2015-10-19
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会