@techreport{oai:ipsj.ixsq.nii.ac.jp:00144837,
 author = {田中, 優利 and 小松, 裕樹 and 影浦, 直人 and 見神, 広紀 and 松元, 映二 and 横山, 正浩 and 江崎, 孝斗 and 箕輪, 守彦 and 高村, 守幸 and 木村, 啓二 and 笠原, 博徳},
 issue = {3},
 month = {Aug},
 note = {スマートデバイスの普及に伴う移動体通信の急速な普及や端末の通信スループット増大に伴い，端末と基地局の両者に要求される信号処理は増大の一途を辿っている．また，基地局のプログラムは膨大なトラフィックを高速に処理するために複雑化している一方で，将来の機能拡張性の考慮や標準化規格の定期的な更新への対応が必須となっている．このような背景から，無線基地局における信号処理はこれまで一般的だったハードウェアのみの実装ではなく，DSP を用いたソフトウェアによる実装が一般的になっている．加えて近年では，より高い処理性能を実現するためにマルチコア DSP を搭載した計算機を用いることが主流となってきている．マルチコア DSP の資源を最大限活用するためには，ソフトウェアの並列化が必要となるが，ソフトウェア更新毎に人手で並列化を行うには膨大な工数が必要となるだけでなく，そもそも潜在的な並列性を人手で見出すことが困難だという課題がある．本研究では，LTE 無線基地局におけるレイヤ 2 信号処理アプリケーションに対して，OSCAR 自動並列化コンパイラを用いて並列化を行い，無線基地局向けのマルチコア DSP を搭載した freescale MSC8156 上で評価した．freescale マルチコア DSP 上で，レイヤ 2 信号処理のサブレイヤである MAC レイヤ，及び RLC レイヤにおける各機能ブロックの並列化を行ったところ，MAC レイヤではヘッダ解析処理が，1 コア逐次実行時に比べて 6 コア並列実行時に 3.02 倍，SCH 終端処理が，1 コア逐次実行時に比べて 6 コア並列実行時に 3.53 倍の速度向上が確認できた．また，RLC レイヤでは PDU 受信処理が 1 コア逐次実行時に比べて 6 コア並列実行時に 3.14 倍の速度向上が確認され，freescale マルチコア DSP 上での無線基地局信号処理アプリケーションにおける自動並列化コンパイラを用いた並列化の有用性が確認できた．},
 title = {LTE無線基地局におけるレイヤ2信号処理のOSCARコンパイラによる自動並列化},
 year = {2015}
}