{"created":"2025-01-18T22:47:58.810792+00:00","updated":"2025-01-23T00:58:46.700989+00:00","metadata":{"_oai":{"id":"oai:ipsj.ixsq.nii.ac.jp:00014062","sets":["581:768:769"]},"path":["769"],"owner":"1","recid":"14062","title":["ロングラインに対応した階層的FPGA配線手法"],"pubdate":{"attribute_name":"公開日","attribute_value":"1994-12-15"},"_buckets":{"deposit":"8ada26e2-48a1-49c8-bd86-f94f1755e8e7"},"_deposit":{"id":"14062","pid":{"type":"depid","value":"14062","revision_id":0},"owners":[1],"status":"published","created_by":1},"item_title":"ロングラインに対応した階層的FPGA配線手法","author_link":["0","0"],"item_titles":{"attribute_name":"タイトル","attribute_value_mlt":[{"subitem_title":"ロングラインに対応した階層的FPGA配線手法"},{"subitem_title":"A Top -Down Hierarchical Routing Algorithm for FPGAS with Long- Lines","subitem_title_language":"en"}]},"item_keyword":{"attribute_name":"キーワード","attribute_value_mlt":[{"subitem_subject":"論文","subitem_subject_scheme":"Other"}]},"item_type_id":"2","publish_date":"1994-12-15","item_2_text_3":{"attribute_name":"著者所属","attribute_value_mlt":[{"subitem_text_value":"早稲田大学理工学部電子通信学科"},{"subitem_text_value":"早稲田大学理工学部電子通信学科"},{"subitem_text_value":"早稲田大学理工学部電子通信学科"}]},"item_2_text_4":{"attribute_name":"著者所属(英)","attribute_value_mlt":[{"subitem_text_value":"School of Science and Engineering, Waseda University","subitem_text_language":"en"},{"subitem_text_value":"School of Science and Engineering, Waseda University","subitem_text_language":"en"},{"subitem_text_value":"School of Science and Engineering, Waseda University","subitem_text_language":"en"}]},"item_language":{"attribute_name":"言語","attribute_value_mlt":[{"subitem_language":"jpn"}]},"publish_status":"0","weko_shared_id":-1,"item_file_price":{"attribute_name":"Billing file","attribute_type":"file","attribute_value_mlt":[{"url":{"url":"https://ipsj.ixsq.nii.ac.jp/record/14062/files/IPSJ-JNL3512026.pdf"},"date":[{"dateType":"Available","dateValue":"1996-12-15"}],"format":"application/pdf","billing":["billing_file"],"filename":"IPSJ-JNL3512026.pdf","filesize":[{"value":"1.3 MB"}],"mimetype":"application/pdf","priceinfo":[{"tax":["include_tax"],"price":"660","billingrole":"5"},{"tax":["include_tax"],"price":"330","billingrole":"6"},{"tax":["include_tax"],"price":"0","billingrole":"8"},{"tax":["include_tax"],"price":"0","billingrole":"44"}],"accessrole":"open_date","version_id":"5bf00539-8f80-4033-b3a3-005174deebe2","displaytype":"detail","licensetype":"license_note","license_note":"Copyright (c) 1994 by the Information Processing Society of Japan"}]},"item_2_creator_5":{"attribute_name":"著者名","attribute_type":"creator","attribute_value_mlt":[{"creatorNames":[{"creatorName":"戸川, 望"},{"creatorName":"佐藤政生"},{"creatorName":"大附, 辰夫"}],"nameIdentifiers":[{}]}]},"item_2_creator_6":{"attribute_name":"著者名(英)","attribute_type":"creator","attribute_value_mlt":[{"creatorNames":[{"creatorName":"Nozomu, Togawa","creatorNameLang":"en"},{"creatorName":"Masao, Sato","creatorNameLang":"en"},{"creatorName":"Tatsuo, Ohtsuki","creatorNameLang":"en"}],"nameIdentifiers":[{}]}]},"item_2_source_id_9":{"attribute_name":"書誌レコードID","attribute_value_mlt":[{"subitem_source_identifier":"AN00116647","subitem_source_identifier_type":"NCID"}]},"item_resource_type":{"attribute_name":"資源タイプ","attribute_value_mlt":[{"resourceuri":"http://purl.org/coar/resource_type/c_6501","resourcetype":"journal article"}]},"item_2_source_id_11":{"attribute_name":"ISSN","attribute_value_mlt":[{"subitem_source_identifier":"1882-7764","subitem_source_identifier_type":"ISSN"}]},"item_2_description_7":{"attribute_name":"論文抄録","attribute_value_mlt":[{"subitem_description":"FPGA（Field?ProgrammableGateArrays）とは、比較的高い集積度を特つプログラマブルデバイスの一種であり、とくにシステムのラピッドプロトタイピングの分野で重要なデバイスとなっている。FPGAは、ローカルライン、ロングライン等のように目的に応じた配線セグメントを備えている。したがって、FPGAの設計を考えたときには、これらの配線セグメントを有効に利用するような柔軟性に富んだ手法が必要である。また、FPGAのプログラムはスイッチ素子により実現されるため、その影響によって信号遅延が大きくなる傾向がある。つまり、遅延制御を実現することが可能な設計手法が重要である。本論文では、FPGA設計の中でもとくに配線設計を取り上げ、柔軟な配線構造とくにロングラインに対応し、かつ運延制御を実現した階層的FPGA配線手法を提案する。提案手法は、頒域を再帰的に2分割し、分割線上のネットの通過位置を線形割当てによって決定するという処理を基本としている。このとき、適切なコストにもとづく線形割当てを2段階に適用することで、ネットが経由する分割線上の配線セグメントを決定する。この割当ては、ネットに対して配線遅延の許容値を付加し、その範囲内で配線設計を行うことを目指したものであり、その結果、運延制御を実現することが可能である。本手法をいくつかのベンチマーク回路に適用し、その有効性を示す。","subitem_description_type":"Other"}]},"item_2_biblio_info_10":{"attribute_name":"書誌情報","attribute_value_mlt":[{"bibliographicPageEnd":"2796","bibliographic_titles":[{"bibliographic_title":"情報処理学会論文誌"}],"bibliographicPageStart":"2785","bibliographicIssueDates":{"bibliographicIssueDate":"1994-12-15","bibliographicIssueDateType":"Issued"},"bibliographicIssueNumber":"12","bibliographicVolumeNumber":"35"}]},"relation_version_is_last":true,"item_2_alternative_title_2":{"attribute_name":"その他タイトル","attribute_value_mlt":[{"subitem_alternative_title":"ハードウェア設計"}]},"weko_creator_id":"1"},"id":14062,"links":{}}