{"updated":"2025-01-20T23:55:54.086682+00:00","metadata":{"_oai":{"id":"oai:ipsj.ixsq.nii.ac.jp:00130967","sets":["6504:8126:8127"]},"path":["8127"],"owner":"1","recid":"130967","title":["インクリメンタルシミュレーションを高速化するための回路分割手法について"],"pubdate":{"attribute_name":"公開日","attribute_value":"1997-03-12"},"_buckets":{"deposit":"2f90b660-50d7-4201-bc67-032d773db052"},"_deposit":{"id":"130967","pid":{"type":"depid","value":"130967","revision_id":0},"owners":[1],"status":"published","created_by":1},"item_title":"インクリメンタルシミュレーションを高速化するための回路分割手法について","author_link":[],"item_titles":{"attribute_name":"タイトル","attribute_value_mlt":[{"subitem_title":"インクリメンタルシミュレーションを高速化するための回路分割手法について"},{"subitem_title":"An Effective Partitioning Method of Logic Circuits for Incremental-in-Time simulation algorithm","subitem_title_language":"en"}]},"item_type_id":"22","publish_date":"1997-03-12","item_language":{"attribute_name":"言語","attribute_value_mlt":[{"subitem_language":"jpn"}]},"item_22_text_3":{"attribute_name":"著者所属","attribute_value_mlt":[{"subitem_text_value":"早稲田大学理工学部"},{"subitem_text_value":"千葉工業大学工学部"},{"subitem_text_value":"早稲田大学理工学部"}]},"item_22_text_4":{"attribute_name":"著者所属(英)","attribute_value_mlt":[{"subitem_text_value":"School of Science & Engineering, Waseda University","subitem_text_language":"en"},{"subitem_text_value":"Faculity of Engineering, Chiba Institute of Technology","subitem_text_language":"en"},{"subitem_text_value":"School of Science & Engineering, Waseda University","subitem_text_language":"en"}]},"item_publisher":{"attribute_name":"出版者","attribute_value_mlt":[{"subitem_publisher":"情報処理学会","subitem_publisher_language":"ja"}]},"publish_status":"0","weko_shared_id":-1,"item_file_price":{"attribute_name":"Billing file","attribute_type":"file","attribute_value_mlt":[{"url":{"url":"https://ipsj.ixsq.nii.ac.jp/record/130967/files/KJ00001344710.pdf"},"date":[{"dateType":"Available","dateValue":"1997-03-12"}],"format":"application/pdf","filename":"KJ00001344710.pdf","filesize":[{"value":"257.0 kB"}],"mimetype":"application/pdf","accessrole":"open_date","version_id":"4ebb288b-a68b-4865-9993-cf1d2a3195bc","displaytype":"detail","licensetype":"license_note"}]},"item_resource_type":{"attribute_name":"資源タイプ","attribute_value_mlt":[{"resourceuri":"http://purl.org/coar/resource_type/c_5794","resourcetype":"conference paper"}]},"item_22_source_id_9":{"attribute_name":"書誌レコードID","attribute_value_mlt":[{"subitem_source_identifier":"AN00349328","subitem_source_identifier_type":"NCID"}]},"item_22_description_7":{"attribute_name":"論文抄録","attribute_value_mlt":[{"subitem_description":"順序回路のシミュレーションを高速に行うアルゴリズムとして, インクリメンタル・イン・タイム (以下IIT) アルゴリズムが提案されている. IITのシミュレーション対象は, 複数のコンポーネントに分割された論理回路である. そして, 設計変更後の再シミュレーションにおいて, 前回のシミュレーション時と異なる入力信号を持つコンポーネントだけを再評価する. しかし, 任意のコンポーネントに分割された大規模回路にIITを適用した場合, 必ずしも多くのコンポーネントの入カ信号が前回と同じになるとは限らないため, 大幅に再評価を削減できるとは限らない. 本論文では, 設計変更後の再シミュレーションにおいて, コンポーネントを再評価しなければならなくなる確率を定義し, その確率が小さくなる様に, 回路全体をコンポーネントに分割する. これにより再評価の回数を抑え, IITの有効性を増す.","subitem_description_type":"Other"}]},"item_22_biblio_info_10":{"attribute_name":"書誌情報","attribute_value_mlt":[{"bibliographicPageEnd":"148","bibliographic_titles":[{"bibliographic_title":"全国大会講演論文集"}],"bibliographicPageStart":"147","bibliographicIssueDates":{"bibliographicIssueDate":"1997-03-12","bibliographicIssueDateType":"Issued"},"bibliographicIssueNumber":"アーキテクチャ","bibliographicVolumeNumber":"第54回"}]},"relation_version_is_last":true,"weko_creator_id":"1"},"created":"2025-01-19T00:09:57.975897+00:00","id":130967,"links":{}}