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インクリメンタルシミュレーションを高速化するための回路分割手法について
https://ipsj.ixsq.nii.ac.jp/records/130967
https://ipsj.ixsq.nii.ac.jp/records/130967b480833b-193b-4f6a-998b-4fd23ab673d4
名前 / ファイル | ライセンス | アクション |
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![]() |
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Item type | National Convention(1) | |||||
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公開日 | 1997-03-12 | |||||
タイトル | ||||||
タイトル | インクリメンタルシミュレーションを高速化するための回路分割手法について | |||||
タイトル | ||||||
言語 | en | |||||
タイトル | An Effective Partitioning Method of Logic Circuits for Incremental-in-Time simulation algorithm | |||||
言語 | ||||||
言語 | jpn | |||||
資源タイプ | ||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
資源タイプ | conference paper | |||||
著者所属 | ||||||
早稲田大学理工学部 | ||||||
著者所属 | ||||||
千葉工業大学工学部 | ||||||
著者所属 | ||||||
早稲田大学理工学部 | ||||||
著者所属(英) | ||||||
en | ||||||
School of Science & Engineering, Waseda University | ||||||
著者所属(英) | ||||||
en | ||||||
Faculity of Engineering, Chiba Institute of Technology | ||||||
著者所属(英) | ||||||
en | ||||||
School of Science & Engineering, Waseda University | ||||||
論文抄録 | ||||||
内容記述タイプ | Other | |||||
内容記述 | 順序回路のシミュレーションを高速に行うアルゴリズムとして, インクリメンタル・イン・タイム (以下IIT) アルゴリズムが提案されている. IITのシミュレーション対象は, 複数のコンポーネントに分割された論理回路である. そして, 設計変更後の再シミュレーションにおいて, 前回のシミュレーション時と異なる入力信号を持つコンポーネントだけを再評価する. しかし, 任意のコンポーネントに分割された大規模回路にIITを適用した場合, 必ずしも多くのコンポーネントの入カ信号が前回と同じになるとは限らないため, 大幅に再評価を削減できるとは限らない. 本論文では, 設計変更後の再シミュレーションにおいて, コンポーネントを再評価しなければならなくなる確率を定義し, その確率が小さくなる様に, 回路全体をコンポーネントに分割する. これにより再評価の回数を抑え, IITの有効性を増す. | |||||
書誌レコードID | ||||||
収録物識別子タイプ | NCID | |||||
収録物識別子 | AN00349328 | |||||
書誌情報 |
全国大会講演論文集 巻 第54回, 号 アーキテクチャ, p. 147-148, 発行日 1997-03-12 |
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出版者 | ||||||
言語 | ja | |||||
出版者 | 情報処理学会 |