@article{oai:ipsj.ixsq.nii.ac.jp:00012718,
 author = {高田, 賢吾 and 井上, 真一 and 沼, 昌宏 and 瀧, 和男 and 平野, 浩太郎 and Kengo, Takada and Shin-Ichi, Inoue and Masahiro, Numa and Kazuo, Taki and Kotaro, Hirano},
 issue = {4},
 journal = {情報処理学会論文誌},
 month = {Apr},
 note = {BDD (Binary Decision Diagram)を用いてパス・トランジスタ論理回路を合成する場合  入力変数の数に比例するBDDの段数の増加によって  遅延時間が長くなる. また  "H"レベルを回復させるために挿入するバッファの数が増大する. そこで  BDDの任意のレベル区間を分離できるBDD分割を用いたパス・トランジスタ論理の合成手法を提案する. これによりBDDの段数を削減でき  遅延時間と挿入するバッファ数を削減することができる., In case of using BDD (Binary Decision Diagram) to synthesize pass transistor logic circuits, the circuit delay and the number of intermediate buffers increase according to the number of BDD stages, which is proportional to the number of primary inputs. We propose a synthesis technique for pass transistor logic based on sliced BDD, which is able to reduce the number of BDD stages, the circuit delay, and the number of transistors.},
 pages = {1557--1564},
 title = {BDD分割を用いたパス・トランジスタ論理の合成},
 volume = {40},
 year = {1999}
}