BDD分割を用いたパス・トランジスタ論理の合成

• Item type: Journal(1)
• 公開日: 1999-04-15
• タイトル: BDD分割を用いたパス・トランジスタ論理の合成
• タイトル / 言語: en
• タイトル: Synthesis of Pass Transistor Logic Circuits Based on Sliced BDD
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：電子システムの設計技術と設計自動化
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: 論理合成
• 著者所属: 神戸大学工学部
• 著者所属: 神戸大学工学部／現在，川崎製鉄株式会社
• 著者所属: 神戸大学工学部
• 著者所属: 神戸大学工学部
• 著者所属: 神戸大学工学部
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kobe University
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kobe University/Presently with Kawasaki Steel Corp.
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kobe University
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kobe University
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kobe University
• 著者名: 高田, 賢吾; 井上, 真一; 沼, 昌宏; 瀧, 和男; 平野, 浩太郎
• 著者名(英): Kengo, Takada; Shin-Ichi, Inoue; Masahiro, Numa; Kazuo, Taki; Kotaro, Hirano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: BDD (Binary Decision Diagram)を用いてパス・トランジスタ論理回路を合成する場合 入力変数の数に比例するBDDの段数の増加によって 遅延時間が長くなる. また "H"レベルを回復させるために挿入するバッファの数が増大する. そこで BDDの任意のレベル区間を分離できるBDD分割を用いたパス・トランジスタ論理の合成手法を提案する. これによりBDDの段数を削減でき 遅延時間と挿入するバッファ数を削減することができる.
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In case of using BDD (Binary Decision Diagram) to synthesize pass transistor logic circuits, the circuit delay and the number of intermediate buffers increase according to the number of BDD stages, which is proportional to the number of primary inputs. We propose a synthesis technique for pass transistor logic based on sliced BDD, which is able to reduce the number of BDD stages, the circuit delay, and the number of transistors.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 40, 号 4, p. 1557-1564, 発行日 1999-04-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764