@inproceedings{oai:ipsj.ixsq.nii.ac.jp:00123905,
 book = {全国大会講演論文集},
 issue = {ハードウェア},
 month = {Mar},
 note = {近年のLSIの微細化技術の進歩に伴い、回路自身の遅延時間に対して配線長による遅延時間が無視できなくなってきた。一方、配線長は、遅延等のチップのパフォーマンスを決定する重要な要素となっている。従って、レイアウト前のチップのパフォーマンスを予測する際、配線長を精度良く予測する事が重要となってきた。レイアウト前の配線長予測の問題は、古くから取り組まれてきている。W.E.Donathは、論理分割時に分割した論理ブロックとそれに必要な端子数の関係式(レンツの法則)に着目し、チップ内の全ての小領域でその関係式が成り立つと仮定して、各ネットの平均配線長を算出した。しかしこの方法では、ファンアウトの違いによる差は考慮されておらず、精度良く配線長を予測するものではなかった。本論文では、一次元モデルを用い、確率的な方法で2端子ネットの配線長を予測し、n端子ネットの配線長は、2端子ネットの(n-1)倍として、各ファンアウト毎の配線長を予測する方法を提案する。提案する一次元モデルは、2端子ネットの配線長が2端子間の最短経路であると仮定した際の最大半周長、すなわち、与えられた母体(チップ)サイズの半周長を一辺とする。また、2端子ネットの配線長は、当モデル内で実現し得る配線長とその実現確率から、平均配線長(期待値)を計算し求める。実験では、今回提案した予想配線長と実際レイアウトを行った後の実配線長を比較し、提案手法の有効性を示している。},
 pages = {197--198},
 publisher = {情報処理学会},
 title = {予想配線長算出方法},
 volume = {第46回},
 year = {1993}
}