@article{oai:ipsj.ixsq.nii.ac.jp:00012028,
 author = {高田, 賢吾 and 神野元彰 and 黒木, 修隆 and 沼, 昌宏 and 瀧, 和男 and 山本, 啓輔 and Kengo, Takata and Chikateru, Jinno and Nobutaka, Kuroki and Masahiro, Numa and Kazuo, Taki and Keisuke, Yamamoto},
 issue = {4},
 journal = {情報処理学会論文誌},
 month = {Apr},
 note = {パス・トランジスタ論理は，CMOS論理と比較して少ないトランジスタ数で論理回路を実現できる場合が多いが，いかなる回路に対しても有利とは限らない．(N)OR，(N)ANDなどの単純な関数については，CMOS論理が有利となる場合が多い．そこで，論理関数の単純直交分解の結果を表す分解グラフをもとに，CMOS論理をパス・トランジスタ論理と混在させることでトランジスタ数を削減し，低消費電力化を実現する手法を提案する．分解グラフをもとに，単純な関数についてはCMOS論理を適用する一方で，パス・トランジスタ論理で構成する他の部分にはBDD（Binary Decision Diagram）分割を適用し，必要となる中間バッファ数を削減する．本手法による40例のMCNCベンチマーク回路に対する実験の結果，面積最小化指向で合成したCMOS回路や，SPL回路に対して，それぞれ幾何平均で27%，12%の低消費電力化を実現した．, Logic functions can be implemented with fewer transistors based on the pass transistor logic (PTL) than on the static CMOS logic in many cases, but not always.For simple functions such as (N)OR and (N)AND,static CMOS logic circuits can often be implemented with fewer transistors than PTL.In order to reduce transistor counts for lower power dissipation,we propose a method to synthesize logic circuits combining CMOS and PTL based on the decomposition graph obtained as the result of simple disjunctive decomposition for a given logic function.Based on the decomposition graph, we implement simple functions with CMOS logic.On the other hand,we implement the other functions with PTL based on sliced BDD (Binary Decision Diagram) to reduce buffer counts.On a set of 40 MCNC benchmarks,our method has synthesized circuits with lower power dissipation by 27% than area-oriented CMOS,and by 12% than SPL.},
 pages = {967--974},
 title = {CMOS／パス・トランジスタ論理の混在による低消費電力回路の合成},
 volume = {42},
 year = {2001}
}