CMOS／パス・トランジスタ論理の混在による低消費電力回路の合成

• Item type: Journal(1)
• 公開日: 2001-04-15
• タイトル: CMOS／パス・トランジスタ論理の混在による低消費電力回路の合成
• タイトル / 言語: en
• タイトル: Synthesis of Low Power Circuits Combining CMOS/Pass Transistor Logic
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：システムLSIの設計技術と設計自動化
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: 論理合成
• 著者所属: 神戸大学／日本学術振興会特別研究員
• 著者所属: 神戸大学／現在，奈良先端科学技術大学院大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属: 神戸大学
• 著者所属(英): en
• 著者所属(英): Kobe University/Research Fellow of the Japan Society for the Promotion of Science
• 著者所属(英): en
• 著者所属(英): Kobe University/Presently with Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者所属(英): en
• 著者所属(英): Kobe University
• 著者名: 高田, 賢吾; 神野元彰; 黒木, 修隆; 沼, 昌宏; 瀧, 和男; 山本, 啓輔
• 著者名(英): Kengo, Takata; Chikateru, Jinno; Nobutaka, Kuroki; Masahiro, Numa; Kazuo, Taki; Keisuke, Yamamoto
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: パス・トランジスタ論理は，CMOS論理と比較して少ないトランジスタ数で論理回路を実現できる場合が多いが，いかなる回路に対しても有利とは限らない．(N)OR，(N)ANDなどの単純な関数については，CMOS論理が有利となる場合が多い．そこで，論理関数の単純直交分解の結果を表す分解グラフをもとに，CMOS論理をパス・トランジスタ論理と混在させることでトランジスタ数を削減し，低消費電力化を実現する手法を提案する．分解グラフをもとに，単純な関数についてはCMOS論理を適用する一方で，パス・トランジスタ論理で構成する他の部分にはBDD（Binary Decision Diagram）分割を適用し，必要となる中間バッファ数を削減する．本手法による40例のMCNCベンチマーク回路に対する実験の結果，面積最小化指向で合成したCMOS回路や，SPL回路に対して，それぞれ幾何平均で27%，12%の低消費電力化を実現した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Logic functions can be implemented with fewer transistors based on the pass transistor logic (PTL) than on the static CMOS logic in many cases, but not always.For simple functions such as (N)OR and (N)AND,static CMOS logic circuits can often be implemented with fewer transistors than PTL.In order to reduce transistor counts for lower power dissipation,we propose a method to synthesize logic circuits combining CMOS and PTL based on the decomposition graph obtained as the result of simple disjunctive decomposition for a given logic function.Based on the decomposition graph, we implement simple functions with CMOS logic.On the other hand,we implement the other functions with PTL based on sliced BDD (Binary Decision Diagram) to reduce buffer counts.On a set of 40 MCNC benchmarks,our method has synthesized circuits with lower power dissipation by 27% than area-oriented CMOS,and by 12% than SPL.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 42, 号 4, p. 967-974, 発行日 2001-04-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764