@article{oai:ipsj.ixsq.nii.ac.jp:00011632,
 author = {奥山, 祐市 and セッタセリークンナッタ and 齋藤, 寛 and 南谷, 崇 and 黒田, 研一 and Yuichi, Okuyama and Nattha, Sretasereekul and Hiroshi, Saito and Takashi, Nanya and Kenichi, Kuroda},
 issue = {5},
 journal = {情報処理学会論文誌},
 month = {May},
 note = {非同期回路は同期回路のクロック信号に関する問題を解決する可能性を持っている．しかし現在の非同期CADツールは，大規模な仕様を合成する際に，分割に関してその粒度を制御することができないため，生成された回路が不適切な場合が多い．本論文では自由度の高い非同期回路の仕様分割を行うために，階層型Control/Data Flow Graph（CDFG）を提案し，合成可能なSignal Transition Graph（STG）が生成されることを示す．この構造では，粒度の小さな非同期回路仕様記述を木構造で表現し，これらのノードの分割，併合を自由に行うことができる．さらに，この構造に対して，大規模なコントローラを合成する際，下位の合成ツールで生成される回路が最適になるような分割手法を提案する．また，提案された構造と分割手法を2つのマイクロプロセッサに適用し，自由な分割が可能であり，かつ効率的な非同期回路を生成することができることを確認した．, Asynchronous circuits have the potential to solve the problems related to clock signals of synchronous circuits.However,current CAD tools for large-scale asynchronous circuits partition specification irrelevantly,because these tools cannot control the granularity of circuit decomposition.In this paper, we suggest a hierarchical Control/Data Flow Graph (CDFG) for flexible partition of asynchronous circuits.We also show that a Signal Transition Graph (STG) for circuit synthesis can be generated from this structure.This structure represents asynchronous circuits using fine grain nodes.The nodes have the flexibility to be partitioned or to be merged into other nodes.In addition, we show an algorithm for a hierarchical CDFG to generate suitable STG for low-level CAD tools.We have confirmed that this algorithm can partition asynchronous circuits with flexibility and generate more compact circuits.},
 pages = {1225--1234},
 title = {階層型CDFGによる非同期コントローラの合成},
 volume = {43},
 year = {2002}
}