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  1. 全国大会
  2. 33回
  3. アーキテクチャおよびハードウェア

逐次型推論マシンCHI小型化版のハードウェア

https://ipsj.ixsq.nii.ac.jp/records/113876
https://ipsj.ixsq.nii.ac.jp/records/113876
69e95b17-27b5-4071-89e4-763e8cb52ea1
名前 / ファイル ライセンス アクション
KJ00001330682.pdf KJ00001330682.pdf (191.0 kB)
Item type National Convention(1)
公開日 1986-10-01
タイトル
タイトル 逐次型推論マシンCHI小型化版のハードウェア
タイトル
言語 en
タイトル Hardware Design of a CHI Compact Version
言語
言語 jpn
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_5794
資源タイプ conference paper
著者所属
日本電気(株)C&Cシステム研究所
著者所属
日本電気(株)C&Cシステム研究所
著者所属
日本電気(株)C&Cシステム研究所
著者所属(英)
en
NEC Corporation
著者所属(英)
en
NEC Corporation
著者所属(英)
en
NEC Corporation
論文抄録
内容記述タイプ Other
内容記述 通産省第5世代計算機プロジェクトの一環として、高性能PrologマシンCHIの小型化版を開発中である。小型化版CHIは、使用素子をCMLからTTLとCMOSに変更し、1メガビットDRAMを採用することで、デスクサイド・タイプの計算機システムにする予定である。しかし、使用素子を高速のCMLからTTLとCMOSに変更したため、マシン・サイクル・タイムが増加した。マシン・サイクル・タイムの増加は、小型化版CHIの性能を低下する。本稿では、CML版CHIと同性能にすることを目標に、小型化版CHIで新たに導入したハードウェア機能について報告する。
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AN00349328
書誌情報 全国大会講演論文集

巻 第33回, 号 アーキテクチャおよびハードウェア, p. 141-142, 発行日 1986-10-01
出版者
言語 ja
出版者 情報処理学会
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Ver.1 2025-01-21 06:46:11.312514
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