@techreport{oai:ipsj.ixsq.nii.ac.jp:00113802,
 author = {井川, 昂輝 and 阿部, 晋矢 and 柳澤, 政生 and 戸川, 望},
 issue = {48},
 month = {Feb},
 note = {増大を続ける製造ばらつきや配線遅延への解決策として，HDR アーキテクチャを対象としたマルチシナリオ高位合成手法を提案している．チップ全体をハドルと呼ばれる配線遅延の影響のない範囲に分割することで高位合成段階における適切な配線遅延の予測が可能となる．加えて製造ばらつきによる演算器の遅延ばらつきをシナリオとして扱う．演算器の遅延が Typical ケースの場合の Typical シナリオ，Worst ケースの場合の Worst シナリオを同時に 1 つのチップ上に高位合成し，製造されたチップの特性に応じてシナリオを切り替えることで高い歩留りと高い性能の両立が可能となる．提案手法は各シナリオの動作コントロールステップ数を最小化し，ハドル間データ通信やモジュール間結線をシナリオ間で揃える共通化と呼ばれる処理により全体の面積を削減する．本稿では，計算機実験により各動作条件におけるレイテンシを従来手法と比較し評価する．また，演算器の遅延分布から Typical シナリオで動作可能な確率を算出し，レイテンシの期待値も評価する．提案手法は従来手法と比較し，レイテンシの期待値を最大 35% 削減できることを確認した．},
 title = {製造ばらつきと配線遅延を同時に考慮した低レイテンシ指向のマルチシナリオ高位合成の評価},
 year = {2015}
}