自動並列化コンパイラによるソフトウェアキャッシュコヒーレンシ制御手法の評価

• Item type: SIG Technical Reports(1)
• 公開日: 2014-12-02
• タイトル: 自動並列化コンパイラによるソフトウェアキャッシュコヒーレンシ制御手法の評価
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: コンパイラ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学
• 著者所属: 早稲田大学／現在，日立製作所中央研究所
• 著者所属: 早稲田大学
• 著者所属: 早稲田大学
• 著者所属(英): en
• 著者所属(英): IPSJ
• 著者所属(英): en
• 著者所属(英): IPSJ / Presently with Hitachi Central Research Laboratory
• 著者所属(英): en
• 著者所属(英): IPSJ
• 著者所属(英): en
• 著者所属(英): IPSJ
• 著者名: 岸本, 耀平; 間瀬, 正啓; 木村, 啓二; 笠原, 博徳
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 主記憶共有型マルチコアプロセッサにおいて，一般にキャッシュコヒーレンシ制御はハードウェアにより実現されている．今後のプロセッサコア数の増加に伴いキャッシュコヒーレンシハードウェアの回路規模は大きくなり，チップへの実装が困難になること，電力消費が大きくなること，設計期間及び開発費用が増大することが懸念されている．本稿ではこのハードウェアコヒーレンシ制御の問題を解決するために，ハードウェアコヒーレンシ制御機構を持たない主記憶共有型ノンコヒーレントキャッシュマルチコアに対して，並列化コンパイラがソフトウェアに対し自動的にコヒーレンシ制御を行う手法を提案する．本手法を実装した OSCAR 自動並列化コンパイラと，4 コアのクラスタを 2 つ持ちクラスタ間ではハードウェアコヒーレンシを持たない情報家電用マルチコア RP2 を用い性能評価を行った．9 つの科学技術計算アプリケーションを対象として評価を行ったところ，4 コアのハードウェアコヒーレンシ制御使用時の性能は平均で 1 コア性能の 2.80 倍であったのに対し，ハードウェアコヒーレンシを使用せず本手法を適用した 4 コア実行時の性能は平均で 1 コア性能の 2.61 倍となりほぼ同等の速度向上が得られ，さらに 8 コアハードウェアコヒーレンシ制御無効時には平均で 1 コア性能の 3.66 倍とスケールアップすることが確認できた．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10463942
• 書誌情報: 研究報告ハイパフォーマンスコンピューティング（HPC）; 巻 2014-HPC-147, 号 19, p. 1-7, 発行日 2014-12-02
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会