Item type |
SIG Technical Reports(1) |
公開日 |
2014-11-19 |
タイトル |
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タイトル |
20-nm CMOSによる 1-tap DFE付56Gbpsデータ受信器 |
タイトル |
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言語 |
en |
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タイトル |
A 56-Gb/s Receiver Front-End with a CTLE and 1-Tap DFE in 20-nm CMOS |
言語 |
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言語 |
jpn |
キーワード |
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主題Scheme |
Other |
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主題 |
インターコネクト技術, 招待講演 |
資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
著者所属 |
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株式会社富士通研究所 |
著者所属 |
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株式会社富士通研究所 |
著者所属 |
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株式会社富士通研究所 |
著者所属 |
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株式会社富士通研究所 |
著者所属 |
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株式会社富士通研究所 |
著者所属 |
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株式会社富士通研究所 |
著者所属 |
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株式会社富士通研究所 |
著者所属(英) |
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en |
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Fujitsu Laboratories Ltd. |
著者所属(英) |
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en |
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Fujitsu Laboratories Ltd. |
著者所属(英) |
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en |
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Fujitsu Laboratories Ltd. |
著者所属(英) |
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Fujitsu Laboratories Ltd. |
著者所属(英) |
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en |
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Fujitsu Laboratories Ltd. |
著者所属(英) |
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en |
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Fujitsu Laboratories Ltd. |
著者所属(英) |
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en |
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Fujitsu Laboratories Ltd. |
著者名 |
坂井, 靖文
柴崎, 崇之
壇上, 匠
山口, 久勝
森, 俊彦
小柳, 洋一
田村, 泰孝
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著者名(英) |
Yasufumi, Sakai
Takayuki, Shibasaki
Takumi, Danjo
Hisakatsu, Yamaguchi
Toshihiko, Mori
Yoichi, Koyanagi
Hirotaka, Tamura
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論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
データセンターに絶えず求められる計算能力向上への要求を満たすために,サーバ内やサーバ間のチップ間有線通信では 50Gbps 以上のデータレートが求められている (例:OIF CEI-56G-VSR).本稿では,baud-rate クロックリカバリーを行う 56Gbps データ受信器フロントエンドについて述べる.データ判定用と位相判定用のコンパレータを共有して受信器フロントエンド・に使用するコンパレータの数を最小化し,消費電力を低減した.受信器フロントエンドには連続時間リニアイコライザ (CTLE) と1-tap speculative 判定帰還型等化器を用いた.作成した受信器は,データレート 56Gbps 動作時にピットエラーレート10-12 でタイミングマージン 0.4UI を実現した.また,電源電圧 0.9V で消費電力 177mW,占有面積 0.27mm2 を実現した. |
論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
To meet ever-increasing demands for computing power in data centers, data rates over 50Gbps/signal (e.g., OIF CEI-56G-VSR)will eventually be required in wireline chip-to-chip communications within and between servers. This paper shows a 56-Gb/s receiver front-end suited for baud-rate clock recovery. Sharing the comparators for the data decision and phase detection minimizes the number of comparators in the front-end and reduces the power consumption. The front-end has a continuous-time linear equalizer followed by a 1-tap speculative decision-feedback equalizer. The front-end operates at 56Gb/s with a bit error rate of less than 10-12 with a 0.4UI margin in the bathtub curve. It occupies 0.27mm2 and consumes 177mW of power from a 0.9-V supply. |
書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
書誌情報 |
研究報告システムとLSIの設計技術(SLDM)
巻 2014-SLDM-168,
号 38,
p. 1-6,
発行日 2014-11-19
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Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |