@techreport{oai:ipsj.ixsq.nii.ac.jp:00107120,
 author = {福留, 祐治 and 史, 又華 and 戸川, 望 and 宇佐美, 公良 and 柳澤, 政生 and Yuji, Fukudome and Youhua, Shi and Nozomu, Togawa and Kimiyoshi, Usami and Masao, Yanagisawa},
 issue = {21},
 month = {Nov},
 note = {サブスレッショルド領域で回路を動作させることで低電力化は実現されるが，同時に速度が劣化するトレードオフの関係にある．本稿ではサブスレッショルド領域において低電力で高速化を実現するため，DTMOS を用いたサブスレッシヨルド回路の高速化設計を行い，トランジスタレベルのシミュレーションの結果，30～45％高速化し，Vdd＝0.2Ｖ, 0.3Ｖ において平均 15％低エネルギー化したことを示す．, Low power consumption is achieved by operating circuits in sub-threshold region. However, in sub-threshold region, the operating speed becomes slow, and the tradeoff between power and speed should be considered carefully. In this work, we present DTMOS implementations to realize high speed and low power in subthreshold region. Transistor level simulation results show that the operating speed can be improved by 30 %-45 %, and on average 15 % energy reduction can be achieved when Vdd ranges 0.2-0.3V.},
 title = {DTMOSを用いたサブスレッショルド回路の高速化設計},
 year = {2014}
}