@techreport{oai:ipsj.ixsq.nii.ac.jp:00107114,
 author = {井川, 昂輝 and 阿部, 晋矢 and 柳澤, 政生 and 戸川, 望 and Koki, Igawa and Shinya, Abe and Masao, Yanagisawa and Nozomu, Togawa},
 issue = {15},
 month = {Nov},
 note = {半導体プロセスの継続的な微細化により，製造ばらつきや配線遅延が LSI 設計に与える影響が増加している．これらに対し，製造ばらつきに応じて LSI 動作に複数のシナリオを想定し，しかも配線遅延を考慮した高位合成手法の構築が有力な解となる．本稿では，分散レジスタアーキテクチャモデルの 1 つとして HDR アーキテクチャを対象に，製造ばらつき耐性と低レイテンシを両立するマルチシナリオ高位合成手法を提案する．提案手法では使用するすべての演算器の遅延が Typical ケースの場合，Worst ケースの場合の 2 つのシナリオを想定し，これらのシナリオを同時に LSI 上に高位合成する．HDR アーキテクチャを前提にハドルによるモジュールの抽象化により，レイアウトに起因する問題の複雑度を軽減し，Typical シナリオと Worst シナリオで可能な限り共通化したスケジューリング／バインディングを実行することで 2 つのシナリオを同時に最適化する．計算機実験により，従来手法と比較し Typical シナリオのレイテンシを平均 33％，最大 39％削減できることを確認した．, In this paper, we propose a process-variation-tolerant and low-latency multi-scenario high-level synthesis algorithm for HDR architectures. We assume two scenarios, which are a typical-case scenario and a worst-case scenario, and realize them on a single chip. By using distributed-register architectures called HDR architectures, we can take into account interconnection delays in high-level syntesis. We first schedule/bind each of the scenarios independently. After that, we commonize a typical-case scenario and a worst-case scenario and synthesize a commonized scheduling/binding result. Experimental results show that our algorithm reduces the latency of typical-case scenario by up to 33% compared with previous methods.},
 title = {HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法},
 year = {2014}
}